「CLK3」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The active periods of the clock signals CLK1-CLK3 do not overlap with one another in normal operation but the clock signals CLK2 and CLK3 are activated at the same time at the start of a frame period.例文帳に追加

通常動作において、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間は重ならないが、フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。 - 特許庁

A counter part 254 counts the width of the pulse signal by a clock CK0 generated on the basis of the clock CLK3 until the comparison completion of the voltage comparing part 252 and stores a count value at the time of the comparison completion.例文帳に追加

カウンタ部２５４は、電圧比較部２５２の比較完了までパルス信号の幅をクロックCLK3に基づいて生成されるクロックＣＫ０でカウントし、比較完了時点のカウント値を保持する。 - 特許庁

The frequency of CLK1 and CLK2 is set higher than the frequency of CLK3 and CLK4.例文帳に追加

また、ＣＬＫ１，ＣＬＫ２の周波数をＣＬＫ３，ＣＬＫ４の周波数よりも高くしている。 - 特許庁

The signal generation circuit 4 generates control signals CLK1 to CLK3 based on a reference signal DCLK.例文帳に追加

信号生成回路４は、基準信号ＤＣＬＫに基づき制御信号ＣＬＫ１〜３を生成する。 - 特許庁

A write signal generating park 17 generates a laser diode drive signal by synchronizing an image signal with the write clock signal CLK3.例文帳に追加

書き込み信号生成部１７では、画像信号を書き込み信号に同期させてレーザダイオード駆動信号を生成する。 - 特許庁

The level shift circuit 20 shifts the control level of CLK3 and CLK4 to the output level of the first boost circuit 10.例文帳に追加

レベルシフト回路２０は、ＣＬＫ３，ＣＬＫ４の制御レベルを、第１の昇圧回路１０の出力レベルにシフトさせる。 - 特許庁

The data transmission reception circuit 1d extracts only a reception signal RSD1 from the signal on the transmission line 1e, a composite circuit 1f obtains an original serial data RSD0 and also extracts a synchronization signal CLK3, and the obtained serial data is converted into parallel data RPD in a serial-parallel conversion circuit 1g.例文帳に追加

データ送受信回路1dは伝送線路1e上の信号から受信信号RSD1のみを抽出し、複合化回路1fで元のシリアルデータRSD0を得ると共に同期信号CLK3を抽出し、得られたシリアルデータをシリアル−パラレル変換回路1gでパラレルデータRPDに変換する。 - 特許庁

A measuring clock generation circuit 200 changes a timing of an operation clock CLK2 of a memory part 140, to thereby generate a measuring clock CLK3.例文帳に追加

測定クロック生成回路２００はメモリ部１４０の動作クロックＣＬＫ２のタイミングを変化させることで測定クロックＣＬＫ３を生成する。 - 特許庁

A gate line driver circuit 30 is driven by clock signals CLK1-CLK3 having different phases, and includes cascade-connected plural unit shift registers SR.例文帳に追加

ゲート線駆動回路３０は、それぞれ位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ３により駆動され、縦続接続した複数の単位シフトレジスタSRを含む。 - 特許庁

Further, in this embodiment, the oscillator circuit produces a four-phase clock, comprising the oscillatory output signals (CLK0, CLK1, CLK2, CLK3) from each of the four ring oscillators.例文帳に追加

またこの実施の形態では、発振器回路は４個のリング発振器のそれぞれからの振動性出力信号(ＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３)で構成する４相クロックを作る。 - 特許庁

A clock gating circuit 330 supplies a clock CLK3 to a signal line 337 only while a valid flag (signal line 316) shows validity.例文帳に追加

クロックゲーティング回路３３０は、有効フラグ（信号線３１６）が有効であることを示している間のみクロックＣＬＫ３を信号線３３７に供給する。 - 特許庁

The clock generation circuit 1A receives a reference clock signal CLK0 and outputs clock signals CLK1, CLK2, CLK3 to respective peripheral circuits 1000, 2000, 3000.例文帳に追加

クロック生成回路１Ａは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

A PLL circuit 16 uses the reference clock signal CLK2 and generates a write clock signal CLK3 as a successive multiplication clock signal which is phasesynchronized with a scan detection signal, using the reference clock signal CLK2.例文帳に追加

ＰＬＬ回路１６では、基準クロック信号ＣＬＫ２を用い、走査検知信号に位相同期した逓倍クロック信号である書き込みクロック信号ＣＬＫ３を生成する。 - 特許庁

A unit shift register SR_1 in the first stage is configured to activate an output signal G in response to the activation of the clock signals CLK2 and CLK3 together.例文帳に追加

第１段目の単位シフトレジスタＳＲ_1は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化したのに応じて出力信号Ｇを活性化させるように構成されている。 - 特許庁

When the interruption signal is inputted, an internal clock I-Clk2 or I-Clk3 with different frequency from the frequency f1 is outputted by the clock selecting circuit 12.例文帳に追加

クロック選択回路は、割り込み信号の入力が有った場合、周波数ｆ_1 とは異なる周波数の内部クロックＩ＿Ｃｌｋ_2 をまたはＩ＿Ｃｌｋ_3 を出力する。 - 特許庁

The load ratio calculation circuit 110 calculates a load ratio of a PWM signal 2 based on a clock signal CLK3 and displays the load ratio in an n-th power digital signal.例文帳に追加

負荷比率計算回路１１０は、クロック信号ＣＬＫ３によってＰＷＭ信号２の負荷比率を計算し、その負荷比率をｎ乗のデジタル信号で表示する。 - 特許庁

The switch circuit 2 for output outputs the potential of the other terminal of the capacitor 3 set to the predetermined potential to an output node based on the control signal CLK3.例文帳に追加

出力用スイッチ回路２は、所定電位に設定されたコンデンサ３の他方の端子の電位を、制御信号ＣＬＫ３に基づいて出力ノードに出力する。 - 特許庁

In case that a clock CLK3 changes from H level to L level, a reset circuit 46 resets a node n13 to a grounding potential, thereby preventing an NMOS transistor 23 from being turned on.例文帳に追加

クロックＣＬＫ３がＨレベルからＬレベルに変化した場合に、リセット回路４６は、ノードｎ１３を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮになることを防ぐ。 - 特許庁

A switching part 3 selects either one of the external clock CLK1 and the clock CLK2 in response to the switch control signal S2 and sends an output clock CLK3.例文帳に追加

切替部３は、切替制御信号Ｓ２に応じて外部クロックＣＬＫ１およびクロックＣＬＫ２のいずれか一方を選択して出力クロックＣＬＫ３を送出する。 - 特許庁

A delay clock signal selector 13 outputs selected delay clock signals CLK1, CLK2 and CLK3 selected from the delay clock signals X, Y, and Z according to the delay clock selection signal S.例文帳に追加

遅延クロック信号セレクタ１３は、遅延クロック選択信号Ｓに従って、遅延クロック信号Ｘ，Ｙ，Ｚから選択された選択遅延クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力する。 - 特許庁

Hereby, a timing at which the output data Dout agree with the phase of the measuring clock CLK is specified, while changing a timing of the measuring clock CLK3, and the access time tAC is determined.例文帳に追加

そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 - 特許庁

A first boost circuit 10 is fed with two complementary clocks CLK1 and CLK2 and a level shift circuit 20 is similarly fed with two complementary clocks CLK3 and CLK4.例文帳に追加

第１の昇圧回路１０には、相補的な２つのクロックＣＬＫ１，ＣＬＫ２が供給され、レベルシフト回路２０には、同じく相補的な２つのクロックＣＬＫ３，ＣＬＫ４が供給される。 - 特許庁

Meanwhile, clock wiring 6c for a clock signal CLK3 which is not yet defined by the ATCA device is used as a data line for performing synchronous data transfer by time-division between blades.例文帳に追加

一方、ＡＴＣＡ装置で未定義となっているクロック信号ＣＬＫ３用のクロック配線６ｃを、ブレード間で時分割による同期データ転送を行うためのデータ線として利用する。 - 特許庁

If it is a white line, an image processing control unit 23 disables generation of read clock CLK3 for reading image data on the line from a line memory and disables generation of operation clock CLK4 used in an image processing unit 27.例文帳に追加

白ラインであれば、画像処理制御部２３はそのラインの画像データをラインメモリから読み出す読出クロックＣＬＫ３及び画像処理部２７で使用される動作クロックＣＬＫ４の生成を停止する。 - 特許庁

When the interruption signal is inputted, the DSP core performs an interruption processing by executing an interruption processing routine 42 or 43 as being operated according to the internal clock I-Clk2 or I-Clk3.例文帳に追加

ＤＳＰコアは、割り込み信号の入力が有った場合、内部クロックＩ＿Ｃｌｋ_2 またはＩ＿Ｃｌｋ_3 に従って動作しつつ、割り込み処理ルーチン４２または４３を実行して、割り込み処理を行う。 - 特許庁

A clock CLK2 is generated by executing mask processing to a clock CLK3 in a mask processing part 106 to be set at a frequency in accordance with a data volume of the imaging data per channel output from the rearrangement part 105.例文帳に追加

並び替え部１０５から出力されるチャンネル当たりの撮像データのデータ量に応じた周波数となるようにマスク処理部１０６においてクロックＣＬＫ３に対するマスク処理がなされてクロックＣＬＫ２が生成される。 - 特許庁

The data generation circuit 20 generates N-bit random number data Drnd from count values of a plurality of clock signals CLK1, CLK3 and CLK4, and outputs Drnd as Din to the first stage pseudorandom number generation circuit 30-1.例文帳に追加

データ生成回路２０は、複数のクロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ４のそれぞれのカウント値に基づいてＮビットの乱数データＤｒｎｄを生成し、そのＤｒｎｄを初段の擬似乱数生成回路３０−１に対するＤｉｎとして出力する。 - 特許庁

In a second-stage circuit ST2, an operational amplifier 3, a sub A-D converter 9, a D-A converter 10 and an operational amplifier 4 operate in response to a clock signal CLK3 having a triple frequency of the clock signal CLK1.例文帳に追加

２段目の回路ＳＴ２内の演算増幅器３、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０および演算増幅器４は、クロック信号ＣＬＫ１の３倍の周波数を有するクロック信号ＣＬＫ３に応答して動作する。 - 特許庁

In a circuit ST2 of the second stage, an operational amplifier 3, a sub A/D converter 9, a D/A converter 10 and an operational amplifier 4 are operated in response to a clock signal CLK3 having a triple frequency of the clock signal CLK1.例文帳に追加

２段目の回路ＳＴ２内の演算増幅器３、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０および演算増幅器４は、クロック信号ＣＬＫ１の３倍の周波数を有するクロック信号ＣＬＫ３に応答して動作する。 - 特許庁

CLK1-CLK3 are generated by changing the phase of a CLK0 generated from an oscillator 415 for a prescribed amount in phase change circuits 416-418 and they are selected in a selector 409 and turned to the reference clock of triangular waves in pulse width modulation.例文帳に追加

発振器４１５より発生したＣＬＫ０の位相を位相変化回路４１６〜４１８で所定量変化させてＣＬＫ１〜ＣＬＫ３を生成し、これらをセレクタ４０９で選択してパルス幅変調における三角波の基準クロックとする。 - 特許庁

Buffers 12, 13 distribute a serial clock (sr_-clk) into serial clocks sr_-clk3 and sr_-clk2 independently of each other, which are fed to FF 14 to FF 17 configuring a 1st shift register for odd data and FF 18 to FF 21 configuring a 2nd shift register for even data.例文帳に追加

シリアルクロック（sr_clk）を、バッファ１２、１３により分岐し、それぞれ独立したシリアルクロックsr_clk３およびsr_clk２をoddデータ用の第１シフトレジスタを構成するＦＦ１４〜ＦＦ１７およびevenデータ用の第２シフトレジスタを構成するＦＦ１８〜ＦＦ２１に入力する。 - 特許庁

The random number RA is extracted through a key selector 43 and latched in a key register 45 by an input enable signal EN outputted from a timing monitoring counter 47 driven by a clock CLKA different form the clocks CLK1, CLK2, CLK3 to obtain a hardware key to be an inherent secret key.例文帳に追加

この乱数ＲＡを、鍵セレクタ４３を通じて取り出し、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３‥‥とは別のクロックＣＬＫＡによって駆動されるタイミング監視カウンタ４７からの取り込みイネーブル信号ＥＮによって、鍵レジスタ４５にラッチして、固有の秘密鍵であるハードウエア鍵を得る。 - 特許庁

The duty ratio of at least one of the clock signals CLK1, CLK2, CLK3 can be changed by changing the duty ratio of at least one of output buffer signals outputted from respective buffer circuits 10-0A, 10-1A, 10-2A, 10-3A included in the clock generation circuit 1A.例文帳に追加

クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。 - 特許庁

A clock distributing circuit distributes (CLK3) the clock frequency outputted from the PLL circuit at a microprocessor macro part directly to the user circuit part and further distributes the clock frequency distributed to the user circuit part to the microprocessor macro part through a frequency dividing circuit composed of the user circuit part.例文帳に追加

マイクロプロセッサマクロ部にあるＰＬＬ回路から出力されるクロック周波数を、直接ユーザ回路部に分配（ＣＬＫ３）し、ユーザ回路部に分配されたクロック周波数を、ユーザ回路部で構成する分周回路を介してマイクロプロセッサマクロ部に分配するクロック分配回路。 - 特許庁

A first delay circuit 110 gradually delays a clock signal CLK and generates a first delay signal CLK1, a second delay signal CLK2 having a phase faster than the first delay signal CLK1 by a predetermined value, and a third delay signal CLK3 having a phase slower than the first delay signal CLK1 by a predetermined value.例文帳に追加

第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

Each clock control circuit 3 has variable phase circuits 30, 31 capable of inputting a 2nd clock signal, supplying a 3rd clock signal CLK3 to a sequential circuit and changing the phase of an I/O and a phase difference detection circuit 32 for detecting a phase difference between the 1st and 3rd clock signals and controlling the variable phase circuits 30, 31 so as to fix the phase difference.例文帳に追加

クロック制御回路は、第２のクロック信号を入力して第３のクロック信号（ＣＬＫ３）を順序回路に供給し、入出力の位相を可変可能な位相可変回路（３０，３１）と、第１のクロック信号に対する第３のクロック信号の位相差を検出しその位相差を一定とするように位相可変回路を制御する位相差検出回路（３２）とを有する。 - 特許庁

A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.例文帳に追加

補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁