「MOSFET performance」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a semiconductor device having a high performance n-type MOSFET and a low threshold value voltage and a p-type MOSFET.例文帳に追加

高性能で且つしきい値電圧の低いｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを有する半導体装置を提供する。 - 特許庁

To provide a MOSFET device for realizing a high performance by decreasing deterioration in the driving force due to self heat generation of a channel part of the MOSFET.例文帳に追加

ＭＯＳＦＥＴのチャネル部の自己発熱に起因する駆動力劣化の軽減を図り、ＭＯＳＦＥＴデバイスの高性能化を実現する。 - 特許庁

To provide higher performance and ultra-low power consumption technique which does not depend upon microfabrication technique for manufacture of an MOSFET serving as kernels of various electronic apparatuses.例文帳に追加

各種電子機器の中枢であるMOSFETの製造において，微細化技術に頼らない高性能化および超低消費電力化技術を提供する。 - 特許庁

To provide a trench MOSFET low in capacitance between a gate and a drain, and excelling in high-frequency performance.例文帳に追加

ゲート・ドレイン間のキャパシタンスが低く、高周波性能がより良好なトレンチＭＯＳＦＥＴを提供する。 - 特許庁

To easily bury a metal in a groove for gate electrode formation, even if miniaturization of elements advances, to prevent the unrequired increase of a gate length, and to prevent the decline in the performance of a MOSFET.例文帳に追加

素子の微細化が進んでも、ゲート電極形成用の溝にメタルを埋め込み易くなり、ゲート長の不要な増加を防止でき、MOSFETの性能の低下を防止する。 - 特許庁

SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING SAME (METHOD AND STRUCTURE OF IMPROVING PERFORMANCE OF BOTH N-TYPE MOSFET AND P-TYPE MOSFET BY STRESSED FILM)例文帳に追加

半導体構造およびその形成方法（応力付加膜によりＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴ双方の性能を向上させる方法および構造） - 特許庁

The MOSFET includes silicon germanium multilayer structure formed on the active layer and the polysilicon gate includes a silicon layer overlapped on an upper part for improving performance with a high frequency.例文帳に追加

高周波数での性能向上のために、MOSFETは活性層上に形成されたシリコン・ゲルマニウム多層構造体を含み、そのポリシリコンゲートは上に重なるシリコン層を含み得る。 - 特許庁

Highly efficient heat dissipation of the power MOSFET enhances the output performance of the electronic control unit.例文帳に追加

パワーＭＯＳＦＥＴが発する熱を高効率に放熱することで、電子制御ユニットの出力性能を高めることができる。 - 特許庁

To provide a high performance vertical hetero MOSFET structure in which CMOSFET can be realized easily.例文帳に追加

高性能で且つＣＭＯＳＦＥＴを容易に実現できる縦型へテロＭＯＳＦＥＴ構造を提供することを目的とする。 - 特許庁

To provide a semiconductor device improved so as not to deteriorate performance of a MOSFET by a trench isolation.例文帳に追加

トレンチ分離がＭＯＳＦＥＴの性能を劣化させることがないように改良された半導体装置を提供することを主要な目的とする。 - 特許庁

To easily enhance an ESD discharging performance in a MOSFET type ESD protection element having an LDD structure.例文帳に追加

本発明は、ＬＤＤ構造を有するＭＯＳＦＥＴ型のＥＳＤ保護素子において、ＥＳＤ放電能力を容易に向上できるようにする。 - 特許庁

To provide a method for manufacturing a punched through type IGBT (conductivity modulated MOSFET) having a buffer layer which enables cost reduction and high performance simultaneously.例文帳に追加

低コスト化と高性能を両立可能なバッファ層を有するパンチスルー型ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）の製造方法の提供。 - 特許庁

To provide a power MOSFET device having improved characteristics such as low output capacitance, high breakdown voltage, and improved heat performance.例文帳に追加

低出力容量、高ブレークダウン電圧、および改善された熱性能のような改善された特徴を有する電力ＭＯＳＦＥＴデバイスが、所望される。 - 特許庁

To provide a vertical trench embedded MOSFET which has a stripe trench structure which can assure avalanche resistance without deteriorating performance.例文帳に追加

性能を低下させることなく、アバランシェ耐量を確保することが可能なストライプトレンチ構造を有する、トレンチ埋め込み縦型ＭＯＳＦＥＴを提供する。 - 特許庁

To provide a semiconductor memory suitable for constitution of the system LSI of a logic mixed DRAM or the like, capable of reducing the cell area and reducing the level difference from a peripheral circuit, without degrading the performance of a peripheral circuit MOSFET by substantially reducing heat processes.例文帳に追加

セル面積を縮小でき、周辺回路との段差が小さく、熱工程を大幅に減らすことで周辺回路MOSFETの性能を劣化させることなく、論理混載ＤＲＡＭ等のシステムＬＳＩの構成に好適な半導体記憶装置を提供する。 - 特許庁

To provide a MOSFET in which the occurrence of a leak current can be suppressed without reducing high-speed performance and low power consumption performance, and to provide a method for manufacturing the same.例文帳に追加

高速性能及び低消費電力性能を低下させることなく、ゲート電極とドレイン端部との間の電界を緩和して、リーク電流の発生を抑制できるＭＯＳＦＥＴ及びその製造方法を提供する。 - 特許庁

To provide a MOSFET semiconductor device including a trench gate structure capable of reducing on-resistance and improving insulating performance, and a manufacturing method thereof.例文帳に追加

オン抵抗の低減と絶縁性能を向上させることが可能なトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供する。 - 特許庁

To provide a MOSFET which can improve the basic performance of a transistor such as saturation current characteristics, input followability and an offleak current at high levels and to provide a manufacturing method thereof.例文帳に追加

飽和電流特性、入力追従性およびオフリーク電流といったトランジスタの基本性能を高いレベルで改善し得るＭＯＳＦＥＴおよびその製造方法を提供する。 - 特許庁

To provide an MOSFET in which off characteristics are enhanced while minimizing the occupation area and deterioration of driving performance can be suppressed effectively.例文帳に追加

占有面積を最小限に抑えながら、オフ特性を向上させるとともに、駆動性能の低下を有効に抑えることができるＭＯＳＦＥＴを提供することを目的とする。 - 特許庁

A plurality of MOSFETs and an element separation area are constructed by a new manufacturing method using oxygen implantation, and a semiconductor integrated circuit device superior in performance is constituted.例文帳に追加

ゲート酸化膜厚の異なる複数のMOSFETおよび素子分離領域を酸素インプラを用いた新しい製造方法で構築し、パフォーマンスに優れた半導体集積回路装置を構成する。 - 特許庁

A plurality of MOSFETs having gate oxide films with different thicknesses and element isolation regions are formed by using a new manufacturing method that employs oxygen implantation, to thereby form a semiconductor integrated circuit device that is superior in performance.例文帳に追加

ゲート酸化膜厚の異なる複数のMOSFETおよび素子分離領域を酸素インプラを用いた新しい製造方法で構築し、パフォーマンスに優れた半導体集積回路装置を構成する。 - 特許庁

To enhance the performance of an MOSFET by forming a gate insulation film only of a high permittivity material while preventing formation of an interface layer having a low permittivity on a substrate.例文帳に追加

基板上に誘電率の低い界面層が形成されることを防止しつつ、高誘電率材料のみからなるゲート絶縁膜を形成できるようにし、それによってＭＯＳＦＥＴの性能を向上させる。 - 特許庁

To provide a semiconductor device and its method for manufacturing which has a MOSFET with a high quality and high performance multi gate, wherein the processing accuracy of a support is enhanced to support the lower plane of a semiconductor layer.例文帳に追加

半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。 - 特許庁

By means of the semiconductor device obtained by significantly improving the performance of a buried channel semiconductor device by suppressing the channel leakage current of the buried channel MOSFET and its manufacturing method, a semiconductor integrated circuit device which is excellent in performance is constituted by building the buried channel MOSFET optimized in channel-surface concentration profile by a manufacturing method using a new gate oxide film forming method.例文帳に追加

埋め込みチャネル型ＭＯＳＦＥＴのチャネルリーク電流を抑制し、埋め込みチャネル型半導体装置のパフォーマンスを著しく向上させた半導体装置とその製造方法、でチャネル表面濃度プロファイルを最適化した埋め込みチャネル型ＭＯＳＦＥＴを新しいゲート酸化膜形成方法を用いた製造方法で構築し、パフォーマンスに優れた半導体集積回路装置を構成するものである。 - 特許庁

To provide a MIS (metal insulator semiconductor) device typified by a power MOSFET that remarkably enhances a relationship between an ON resistance and a switching time and reduces the ON resistance furthermore than that of prior arts while maintaining the high speed switching performance.例文帳に追加

パワーＭＯＳＦＥＴに代表されるＭＩＳ半導体装置において、オン抵抗とスイッチング時間の関係を大幅に改善し、高速スイッチング性を維持しつつ、従来よりもさらにオン抵抗を低くすること。 - 特許庁

Additionally, the necessity of a parasitic bipolar gain associated with MOSFET manufacturing is unconditionall eliminated, a manufacturing cost is reduced, a device performance parameter is strictly controlled, and superior device characteristics are provided as compared to prior art.例文帳に追加

付け加えると、本発明は、ＭＩＳＦＥＥＤ製造と関連した寄生バイポーラ利得を無条件に除去し、製造コストを減らし、デバイス性能パラメータを厳密に制御し、従来技術と比較して優れたデバイス特性を提供する。 - 特許庁

To improve electric characteristics and device performance by improving an interface characteristic between a high-K dielectric film and a metal gate in a metal oxide semiconductor field effect transistor (MOSFET).例文帳に追加

金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。 - 特許庁

Moreover, the contact area with a gate pad electrode can be gained by further increasing the depth of the N+ type region at the central part of the Zener diode, stable ohmic performance can be obtained, and a protection device of MOSFET capable of reducing the leakage current can be realized.例文帳に追加

さらにツェナーダイオードの中心部のＮ^+型領域を掘り下げることにより、ゲートパッド電極との接触面積を稼いで、安定したオーミック性が得られ、且つリーク電流を低減できるＭＯＳＦＥＴの保護装置を実現できる。 - 特許庁

A semiconductor integrated circuit device which is excellent in performance is constituted by building the buried channel MOSFET optimized in channel surface concentration profile by a manufacturing method using a new gate oxide film forming method and, at the same time, mounting a nonvolatile memory on the circuit device.例文帳に追加

チャネル表面濃度プロファイルを最適化した埋め込みチャネル型ＭＯＳＦＥＴを新しいゲート酸化膜形成方法を用いた製造方法で構築し、同時に不揮発性メモリーを搭載し、パフォーマンスに優れた半導体集積回路装置を構成するものである。 - 特許庁

To provide a high-breakdown voltage vertical MOSFET with high channel density, capable of suppressing generation of an abnormal operation such as waveform ringing or an oscillating phenomenon without deteriorating on-resistance and switching performance, which raises avalanche resistance, and by which device destruction is hard to be generated.例文帳に追加

チャネル密度の高い、高耐圧の縦型ＭＯＳＦＥＴで、オン抵抗とスイッチング性能を低下させずに、波形リンギングや発振現象などの異常動作の発生を抑制することができ、アバランシェ耐量を向上させ、デバイス破壊の起き難い高耐圧縦型ＭＯＳＦＥＴを提供すること。 - 特許庁

A vertical MOSFET suppresses a parasitic bipolar transistor performance to improve the avalanche resistance by forming n-type regions 8 having an impurity concentration lower than an n-type substrate 1 or a p-type region 9 about the central part of a unit arrangement region having the apexes of FET cells 10 and diode cells 11 arranged on the surface of the n-type semiconductor substrate 1 with equal intervals.例文帳に追加

本発明の縦型ＭＯＳＦＥＴは、Ｎ型半導体基板１の表面上に等間隔に配置されたＦＥＴセル１０及びダイオードセル１１を頂点とした単位配置領域の中央部分を中心として、Ｎ型基板１よりも不純物濃度の低いＮ型領域８を形成するか、もしくはＰ型領域９を形成することにより、寄生バイポーラトランジスタ動作を抑制してアバランシェ耐量を向上する。 - 特許庁