「Memory chips」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The interface chip 120 is provided with a chip selection signal generating circuit, capable of individually activating the plurality of memory chips 110-113, on the basis of address signals supplied via the terminal CA and chip selection signals supplied via the terminal CS.例文帳に追加

インターフェースチップ１２０は、端子ＣＡを介して供給されるアドレス信号及び端子ＣＳを介して供給されるチップ選択信号に基づいて、複数のメモリチップ１１０〜１１３を個別に活性化可能なチップ選択信号発生回路を有している。 - 特許庁

A module substrate (10) has plural module data terminal pairs (24L, 24L) individually arranged corresponding to each chip data terminal (Dm) of plural memory chips (1), and plural module data wiring (15) respectively connecting between the plural module terminal pairs.例文帳に追加

モジュール基板（１０）は複数のメモリチップ（１）における夫々のチップデータ端子（Ｄｍ）に対応して個別に設けられた複数のモジュールデータ端子対（２４Ｌ，２４Ｌ）と、前記複数個のモジュールデータ端子対の間を夫々接続する複数のモジュールデータ配線（１５）とを有する。 - 特許庁

Then, the LON chips 31-31 transmit the network use recording information stored in the buffer memory 309 through the LON 21 to the information storage device 41 to be stored corresponding to a request from the information storage device 41 or the other LON chip.例文帳に追加

そして、ＬＯＮチップ３１〜３７は、情報蓄積装置４１もしくは他のＬＯＮチップからの要求に応じて、バッファメモリ３０９に記憶されたネットワーク使用記録情報をＬＯＮ２１を介して情報蓄積装置４１に伝送して蓄積させる。 - 特許庁

To provide a ferroelectric storage device capable of taking out signals of a potential sufficient for reading a data from micronized capacitors (memory cells), whose power consumption at the time of writing data can be reduced, and in which an area for all chips can be reduced.例文帳に追加

微細化されたキャパシタ（メモリセル）からデータを読み出すための十分な電位の信号を取り出すことができ、データ書込時の消費電力を小さくすることができると共に、チップ全体の面積を小さくすることができる強誘電体記憶装置を提供する。 - 特許庁

On the other hand, in the case of performing write access from the SOC to the OBD, the ODT function of the OBD is set OFF, and the ODT function of any one of the two rank configurations of the DIMM (for example, SD1 side in memory chips SD1 and SD2) is set ON.例文帳に追加

一方、ＳＯＣからＯＢＤにライトアクセスする際には、ＯＢＤのＯＤＴ機能をオフに設定し、ＤＩＭＭの２ランク構成の内のいずれか一方（例えばメモリチップＳＤ１，ＳＤ２の内のＳＤ１側）のＯＤＴ機能をオンに設定する。 - 特許庁

A strip 1 having affixed thereto semiconductor chips 10 each having a built-in memory with a plurality of bits and antenna wiring and each 0.5 mm or less long on one side is either affixed to the surface of the sheet-shaped material or inserted into the sheet-shaped material to obtain the anti-counterfeit sheet-shaped material.例文帳に追加

複数ビットのメモリを内蔵しかつアンテナ配線を備えた一辺０．５ｍｍ以下の半導体チップ１０を接着したスリット１を、シート状物の表面に貼合またはシート状物の内部に挿入して偽造防止用シート状物とする。 - 特許庁

The I/F chip includes an FIFO circuit that buffers the read data input from the memory chips through the internal data bus, and an FIFO controller that adjusts the timing of outputting the read data buffered in the FIFO circuit to the external data bus.例文帳に追加

また、前記Ｉ／Ｆチップは、前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する。 - 特許庁

A leveling management information storage part 13 is connected to BMs 220 of buffer storage control parts 22 respectively included in eight lanes 21 through a lane connection bus 30, and each lane 21 is provided with a chip connection bus 24 connecting the buffer storage control part 22 and NVM (Nonvolatile Memory) chips 23.例文帳に追加

平準化管理情報記憶部１３は、レーン接続バス３０を介して８つのレーン２１それぞれに含まれるバッファ記憶制御部２２のＢＭ２２０に接続され、各レーン２１には、バッファ記憶制御部２２とＮＶＭチップ２３とを接続するチップ接続バス２４が設けられている。 - 特許庁

An unused page management table 32, which manages corresponding chips and blocks 21 of a flash memory 20 for each number of the pages 22 concerned, is prepared, and garbage collection processing is made in a descending order by using the unused page management table 32, from the block 21 of a chip, having larger unused pages 22.例文帳に追加

フラッシュメモリ２０の未使用ページ２２の数ごとに該当するチップおよびブロック２１を管理できる未使用ページ管理テーブル３２を設け、当該未使用ページ管理テーブル３２により未使用ページ２２の数が多いチップのブロック２１からガベージコレクション処理を行うようにした。 - 特許庁

The memory controller is equipped with an access control means of controlling access to a zone composed of a plurality of blocks of flash memories; and the zone is composed of blocks in flash memories of a plurality of chips and when one of the flash memories enters a state wherein a process request is rejected, the process request is supplied preferentially to a flash memory in a standby mode for a process request.例文帳に追加

フラッシュメモリの複数ブロックで構成されたゾーンに対するアクセスを制御するアクセス制御手段を備えたメモリコントローラであって、前記ゾーンが複数チップのフラッシュメモリ内のブロックで構成されており、前記フラッシュメモリのうちのいずれかが、処理要求の受入拒否状態になった時に、処理要求の待機状態にあるフラッシュメモリに対して、優先的に処理要求を供給するように構成する。 - 特許庁

A shield cover 12 for covering semiconductor memory chips is set on the board and is connected to thereto via the reference potential connection patterns 15 and metal cover contacts 16.例文帳に追加

メモリモジュールのプリント基板１１上に配置された高周波数の信号線上、及び／又は信号線の終端部の延長線上に基準電位接続パターン１５を設けると共に、半導体メモリチップを覆うシールドカバー１２を前記基板上に設けて、基準電位接続パターン１５と金属カバーコンタクト部品１６を介してシールドカバー１２を接続する。 - 特許庁

The semiconductor storage device comprises a base board 101 provided with the command/address external terminal group CA, the data input/output external terminal group DQ and a single-chip selection external terminal CS, and the plurality of memory chips 110-113 laminated on the base board 101 and capable of reading operation and writing operation independently, respectively.例文帳に追加

コマンド・アドレス外部端子群ＣＡ、データ入出力外部端子群ＤＱ、並びに、単一のチップ選択外部端子ＣＳを有するベース基板１０１と、ベース基板１０１上に積層され、それぞれ単独で読み出し動作及び書き込み動作が可能な複数のメモリチップ１１０〜１１３とを備える。 - 特許庁

The plurality of semiconductor memory chips are electrically connected to internal connecting terminals of the wiring substrate through wirings independently of each other, respectively, and the semiconductor controller chip is electrically connected to the other internal connecting terminals of the wiring substrate through the interposer chip, which allows to control independently of each other.例文帳に追加

前記複数の半導体メモリチップは、それぞれ前記配線基板の内部接続用端子と配線を介して互いに独立に電気的に接続されてなり、前記インタポーザチップを介して前記配線基板の他の内部接続用端子と電気的に接続されてなる前記半導体コントローラチップによって、互いに独立に制御される。 - 特許庁

The first error-correcting code(ECC) of an ECC circuit 107 of a controller 102 and the second ECC of on-chip ECC circuits 120-123 of flash memory chips 111-114 are made to be a BCH code (especially RS code) using the same Galois field and further, the generated polynomial of both the ECC has a continuous root.例文帳に追加

コントローラ（１０２）のＥＣＣ回路（１０７）における第１エラー訂正符号とフラッシュメモリチップ（１１１〜１１４）のオンチップＥＣＣ回路（１２０〜１２３）における第２エラー訂正符号とを、同じガロア体を用いたＢＣＨ符号（特にＲＳ符号）とし、さらに両エラー訂正符号の生成多項式は連続した根を持つものとする。 - 特許庁

Each of the core chips CC0 to CC7 includes: a layer address comparison circuit 47 for determining whether the address information SIDADD specifies its own core chip; and a refresh control circuit 200 for refreshing its own memory cell on the basis of the refresh control signal REFb when the address information SIDADD specifies its own core chip.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路４７と、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるとき、リフレッシュ制御信号ＲＥＦｂに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路２００とを含む。 - 特許庁

Also, in the actual operation, the CPU core 40 controls the I/O control circuit 34 to a signal break state, thus electrically breaking an external terminal and an address/data bus 37, preventing the inside of the chip from being affected by external noise, and preventing the address and data of the flash memory and CPU core chips 20 and 30 from being leaked to the outside.例文帳に追加

また、実動作時には、ＣＰＵコア４０が入出力制御回路３４を信号遮断状態に制御するので、外部端子とアドレス／データバス３７を電気的に遮断されて、チップ内部は外部からのノイズの影響を受けることがなければ、フラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータが外部に漏れることもない。 - 特許庁

The core chips CC0-CC7 each output a local bank active signal MCIDT, indicative of whether at least one of a plurality of memory banks included therein is in an active state, to the interface chip IF respectively, and the interface chip IF activates a bank active signal PMCIT when at least one of local bank active signals MCIDT indicates an active state.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 - 特許庁

Setting information that makes the one first I/O terminal different for each chip is registered in the group of registers, so that each chip memory inputs or outputs data by using a different I/O terminal number for each chip, so that I/O compression tests by the I/O compression circuits can be performed concurrently in parallel in the plurality of chips without a bus fight.例文帳に追加

前記レジスタ群に、前記一つの第１のＩ／Ｏ端子をそれぞれチップ毎に異ならせる設定情報を登録することにより、各チップメモリは、チップ毎に異なるＩ／Ｏ端子の番号を使用してデータを入力または出力することにより、バスファイトすることなく複数のチップにおいて同時並行して前記Ｉ／Ｏ圧縮回路によるＩ／Ｏ圧縮テストを可能とした。 - 特許庁

When a controller 3 of a semiconductor storage device 1 receives a grade designation signal to designate a grade from a setting device 11, the controller executes logical block allocation processing so that flash memory chips CP whose numbers correspond to a grade designated by the received grade designation signal can execute data writing processing and data readout processing in parallel.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁