「PmOS」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When the electrode 57a of the piezoelectric element is at a low level, an electrode 57b is at a high level and the piezoelectric element is charged from the electrode 57a, first, the PMOS 31 is made conductive and then the PMOS 32 is made conductive after the lapse of a prescribed time.例文帳に追加

そして、圧電素子の電極５７ａがローレベル、電極５７ｂがハイレベルで圧電素子を電極５７a側から充電するときには、先ず、ＰＭＯＳ３１をオンし、その所定時間後にＰＭＯＳ３２をオンする。 - 特許庁

The power-supply protecting circuit has a first PMOS transistor P1 connected with the input terminal 11 of a first power supply and connected with the input terminal 12 of the second power supply, and has a power-supply-voltage monitoring circuit 15 connected with the first PMOS transistor P1.例文帳に追加

第１電源入力端子１１と第２電源入力端子１２とに接続された第１ＰＭＯＳトランジスタＰ１と、第１ＰＭＯＳトランジスタＰ１に接続された電源電圧モニタ回路１５と、を備える。 - 特許庁

An inverter circuit IV11, comprising a pMOS transistor PQ11 and an nMOS transistor NQ11, and a pMOS capacitor PC11 where a gate is connected to the output side of the inverter circuit IV11, are provided.例文帳に追加

ｐＭＯＳトランジスタＰＱ１１とｎＭＯＳトランジスタＮＱ１１からなるインバータ回路ＩＶ１１と、このインバータ回路ＩＶ１１の出力側にゲートが接続されたｐＭＯＳキャパシタＰＣ１１から構成される。 - 特許庁

For the main current path 1, an auxiliary current path 2 which has a current source PMOS TR QP4 connected to the PMOS TR QP3 in parallel and a resistance R3 connected to the resistance R2 in parallel is provided.例文帳に追加

主電流経路１に対して、ＰＭＯＳトランジスタＱP3と並列接続された電流源ＰＭＯＳトランジスタＱP4、及び抵抗Ｒ２と並列接続された抵抗Ｒ３を有する補助電流経路２を設ける。 - 特許庁

In this voltage controlled oscillation circuit, an oscillation basic circuit is constituted of a first inverter I1 and a PMOS clamp transistor NM3 connected between the first inverter and a power source Vss and a common oscillation frequency control terminal VR1 is connected to the gate of the transistor MN3.例文帳に追加

発振基本回路を第１のインバータＩ1および該第１のインバータと電源Vssとの間に接続したPMOSクランプトランジスタMN3から構成し、該トランジスタMN3ゲートに共通の発振周波数制御端子VR1を接続する。 - 特許庁

The gate and the drain of a third NMOS transistor N3 are connected to the drain of the first PMOS transistor P1, and the gate and the drain of a fourth NMOS transistor N4 are connected to the drain of the second PMOS transistor P2.例文帳に追加

第３ＮＭＯＳトランジスタＮ３は、ゲートおよびドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続され、第４ＮＭＯＳトランジスタＮ４は、ゲートおよびドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。 - 特許庁

Switches SW1, SW2 for controlling transmission/blocking of an output signal from an OP amplifier OP1 for controlling PMOS transistors M1, M2 are connected respectively to each gate electrode of the PMOS transistors M1, M2.例文帳に追加

このＰＭＯＳトランジスタＭ１、Ｍ２のゲート電極には、ＰＭＯＳトランジスタＭ１、Ｍ２を制御するＯＰアンプＯＰ１の出力信号の伝達／遮断を制御するスイッチＳＷ１、ＳＷ２が、それぞれ接続されている。 - 特許庁

To provide a semiconductor device composed of an NMOS having a Si channel and a PMOS having an SiGe channel, wherein a tensile stress can be applied to the NMOS and dangling bonds can be reduced from the surface of the PMOS.例文帳に追加

Ｓｉチヤネルを有するＮＭＯＳとＳｉＧｅチャネルを有するＰＭＯＳで、ＮＭＯＳには引張り歪みを与える、ＰＭＯＳには、表面のダングリングボンドを減少させることができる半導体装置を提供する。 - 特許庁

The PMOS region A and the NMOS region B are zoned by a first trench groove 105 filled with an insulation film for electrically isolating the PMOS region A from the NMOS region B.例文帳に追加

ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとは、該ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとを電気的に分離するための絶縁膜が充填された第１のトレンチ溝１０５によって区画されている。 - 特許庁

When the first reset signal Reset1 is in a low level, the first switch SW_1 is closed, and power supply potential VDD is applied to the gate terminal of the PMOS transistor T_1, thereby turning off the PMOS transistor T_1.例文帳に追加

第１リセット信号Reset１がローレベルであるときには、第１スイッチＳＷ_１は、閉状態となって、ＰＭＯＳトランジスタＴ_１のゲート端子に電源電位ＶDDを印加し、これによりＰＭＯＳトランジスタＴ_１をオフ状態とする。 - 特許庁

The measuring circuit 404 is constituted of a ring oscillator constituted of an odd number of inverters, PMOS transistors of open drain and an inverter for converting and amplifying the output of the ring oscillators to output the same into the PMOS transistors.例文帳に追加

測定回路４０４は、奇数個のインバータから構成されるリングオシレータと、オープンドレインのＰＭＯＳトランジスタと、リングオシレータの出力を反転増幅してＰＭＯＳトランジスタへ出力するインバータから構成される。 - 特許庁

Polycrystalline silicon 119 is deposited for etching the polycrystalline silicon 119 and the insulating film 116, the sidewall of a PMOS is formed, and the external base region of the NPN and the source/drain region of the PMOS are a formed.例文帳に追加

次に、多結晶シリコン１１９を堆積し、多結晶シリコン１１９と絶縁膜１１６をエッチングし、ＰＭＯＳのサイドウォールを形成し、ＮＰＮの外部ベース領域とＰＭＯＳのソース／ドレイン領域を形成する。 - 特許庁

Namely, when pMOS 41 and nMOS 42 constituting a CMOS circuit 40 of an output driver 4 are respectively on, current caused to flow between respective sources and respective drains of pMOS 41 and nMOS 42 is adjusted.例文帳に追加

つまり、出力ドライバ４のＣＭＯＳ回路４０を構成するｐＭＯＳ４１及びｎＭＯＳ４２のそれぞれのオン時にｐＭＯＳ４１及びｎＭＯＳ４２の各ソース−ドレイン間に流れる電流を調整する。 - 特許庁

A PMOS (P-type Metal Oxide Semiconductor) 11 having an absolute value Vtp of its threshold voltage equal to a minimum operating supply voltage has its gate connected to a ground terminal, its source connected to a power supply terminal, and its drain connected to the source of a PMOS 12.例文帳に追加

最低動作電源電圧と等しい閾値電圧の絶対値Ｖｔｐを有するＰＭＯＳ１１は、ゲートを接地端子に接続され、ソースを電源端子に接続され、ドレインをＰＭＯＳ１２のソースに接続される。 - 特許庁

The second pull-up resistance R2 is provided with a PMOS transistor Q1 in parallel and a driving circuit section 6 equipped with a delay circuit turns ON the PMOS transistor Q1 for a specified time after the hood switch 1 is turned ON.例文帳に追加

第２のプルアップ抵抗Ｒ２にはＰＭＯＳトランジスタＱ１を並列に設け、遅延回路を備える駆動回路部６でフードスイッチ１がオンとなってから所定時間だけＰＭＯＳトランジスタＱ１をオンさせる。 - 特許庁

Since the threshold of a PMOS 11 and an NMOS 12 of the inverter 10 is 0.6 V, the PMOS 11 and the NMOS 12 are alternately conductive to continue the oscillation, but since they are not simultaneously conductive, no through-current flows.例文帳に追加

インバータ１０のＰＭＯＳ１１及びＮＭＯＳ１２の閾値電圧は０．６Ｖであるので、交互にオン状態になって発振動作は継続されるが、同時にオン状態にはならず貫通電流が流れることはない。 - 特許庁

The gate electrode of the PMOS transistor P11 is connected to the output of an inversion-type amplifier A1 in the first stage of a sense amplifier SA, and the gate electrode of the PMOS transistor P12 is connected to a terminal TST1.例文帳に追加

そのうち、ＰＭＯＳトランジスタＰ１１のゲート電極は、センスアンプＳＡの１段目の反転型増幅器Ａ１の出力へ接続され、ＰＭＯＳトランジスタＰ１２のゲート電極は、端子ＴＳＴ１へ接続されている。 - 特許庁

The output driver 50 includes a first driver constituted of a PMOS 51 and an NMOS 52 which are constantly driven, and a second driver constituted of a PMOS 53 and an NMOS 54 of which operation is controlled by a drive control signal ROC.例文帳に追加

出力ドライバ５０は、常時駆動されるＰＭＯＳ５１とＮＭＯＳ５２による第１ドライバと、駆動制御信号ＲＯＣで動作が制御されるＰＭＯＳ５３とＮＭＯＳ５４による第２ドライバを有している。 - 特許庁

The current limiting circuit 11 includes a first PMOS transistor TP1 with a bit line precharge voltage VHB applied to its source and a gate voltage generation circuit 15 generating the voltage V1 of the PMOS transistor TP1.例文帳に追加

電流制限回路１１は、ビット線プリチャージ電圧ＶＨＢがソースに印加された第１のＰＭＯＳトランジスタＴＰ１と、ＰＭＯＳトランジスタＴＰ１の電圧Ｖ１を発生するゲート電圧発生回路１５を含む。 - 特許庁

A PMOS transistor is arranged on the signal wiring side of the bit select circuit and power supply wiring for supplying the operation power supply voltage is arranged between that PMOS transistor and the input signal wiring.例文帳に追加

またビット選択回路の信号配線側にはＰＭＯＳトランジスタを配置し、そのＰＭＯＳトランジスタと入力信号配線の間には動作電源電圧を供給する電源配線を配置する構成とする。 - 特許庁

Further, a voltage across the source and the drain of the PMOS transistor 16 is increased in such a manner that the reference voltage VREF is controlled to be at a high level and respective drain currents of an NMOS transistor 18 and the PMOS transistor 16 are increased.例文帳に追加

さらに、基準電圧ＶＲＥＦが高く制御され、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６のドレイン電流が多くなることにより、ＰＭＯＳトランジスタ１６のソース・ドレイン間電圧が高くなる。 - 特許庁

A circuit formed by arranging an NMOS 13 and a PMOS 11 in series and a circuit formed by arranging a PMOS 14 and an NMOS 12 in series are connected in parallel between a terminal A of an input side and a terminal B of an output side.例文帳に追加

入力側の端子Ａと出力側の端子Ｂの間に、ＮＭＯＳ１３及びＰＭＯＳ１１を直列にした回路と、ＰＭＯＳ１４及びＮＭＯＳ１２を直列にした回路を並列に接続する。 - 特許庁

The memory cell comprises PMOS drive transistors (170, 180) and NMOS pass transistors (150, 160).例文帳に追加

本発明は、ＰＭＯＳドライブトランジスタ（１７０、１８０）とＮＭＯＳパストランジスタ（１５０、１６０）とを有するメモリセルに関する。 - 特許庁

The amplifier is provided with an input voltage monitor means 36 corresponding to a PMOS transistor 35 acting like a gate earth transistor.例文帳に追加

ゲート接地トランジスタであるＰＭＯＳトランジスタ３５に対応して入力電圧監視手段３６を設ける。 - 特許庁

At this time, ON-state resistance of the nMOS non-selector switch 42 is larger than ON-state resistance of the pMOS selector switch 41.例文帳に追加

このとき、ｎＭＯＳ非選択スイッチ４２のオン抵抗がｐＭＯＳ選択スイッチ４１のオン抵抗より大きい。 - 特許庁

The drains of cross-connected NMOS transistors 18, 19 at a node 17 are connected to the drain of the PMOS transistor 12.例文帳に追加

そしてドレインには、ノード１７において、交差接続されたＮＭＯＳトランジスタ１８，１９のドレインを接続する。 - 特許庁

To overcome a problem due to double etching of an NMOS/PMOS boundary region when an LDD sidewall is formed.例文帳に追加

ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。 - 特許庁

In a PMOS transistor M3, a source and a back gate are coupled to the V_BOOT and a drain is coupled to the gate of the transistor MA.例文帳に追加

ＰＭＯＳトランジスタＭ３は、ソースとバックゲートがＶ＿ＢＯＯＴに、ドレインがトランジスタＭＡのゲートに結合される。 - 特許庁

To provide a PMOS transistor using a high-dielectric-constant film for a gate insulating film thereby allowing the power consumption thereof to be reduced.例文帳に追加

高誘電率膜をゲート絶縁膜に用い、消費電力を低減したＰＭＯＳトランジスタを提供する。 - 特許庁

When a value of resistance 5 increases by temperature rise, a current Ia running through a P channel MOS transistor (PMOS) 3 is reduced.例文帳に追加

温度上昇によって抵抗５の値が増加すると、ＰＭＯＳ３に流れる電流Ｉａは減少する。 - 特許庁

Thus, the pMOS can be made highly voltage-resistant in comparison with a case where the substrate potential is set to the ground potential.例文帳に追加

これにより、基板電位をグランド電位にしたときと比較して、ｐＭＯＳを高耐圧化することができる。 - 特許庁

METHOD FOR SIMULTANEOUSLY IMPARTING TENSION AND COMPRESSIVE STRAIN TO EACH CHANNEL OF NMOS AND PMOS TRANSISTOR例文帳に追加

ＮＭＯＳ及びＰＭＯＳトランジスタそれぞれのチャネルに同時に引っ張り及び圧縮歪みを与えるための方法 - 特許庁

To provide a semiconductor wafer capable of improving both the carrier movement degrees of an NMOS and a PMOS.例文帳に追加

ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる半導体ウェハーを提供すること。 - 特許庁

To provide a forming method of source/drain regions matching with characteristics of each PMOS region and NMOS region.例文帳に追加

ＰＭＯＳ領域およびＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域の形成方法の提供。 - 特許庁

The source of a PMOS transistor 12 is connected to a node 16 whose voltage changes from VDD up to 2VDD.例文帳に追加

ＶＤＤから２ＶＤＤまで電圧変化するノード１６に、ＰＭＯＳトランジスタ１２のソースを接続する。 - 特許庁

Especially, the control circuit operates the PMOS and the NMOS transistors in a non-saturation mode due to current restriction.例文帳に追加

特に、制御回路は電流制限のためにＰＭＯＳ及びＮＭＯＳトランジスタを不飽和モードに動作させる。 - 特許庁

Meanwhile, a PMOS 21, etc., of a switch part 20 is turned on to connect a node N14 to a reference potential VDC.例文帳に追加

一方、スイッチ部２０のＰＭＯＳ２１等はオンとなりノードＮ１４が基準電位ＶＤＣに接続される。 - 特許庁

A well potential NW of a PMOS P1 of the analog switch 10 is controlled by a well potential control circuit 30.例文帳に追加

アナログスイッチ１０のＰＭＯＳＰ１のウェル電位ＮＷは、ウェル電位制御回路３０によって制御される。 - 特許庁

A current flowing through an NMOS 11 is the sum of drain currents of PMOS transistors(TRs) 22-0 to 22-2.例文帳に追加

ＮＭＯＳ１１に流れ込む電流は、ＰＭＯＳ２２−０〜２２−２のドレイン電流の合計になっている。 - 特許庁

Thereby, degradation of withstand voltage between the PMOS region A and the NMOS region B can be prevented.例文帳に追加

これにより、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとの間の耐圧の劣化を防止することができる。 - 特許庁

When the PMOS 3, 4 are turned on, the pair of data buses DB, DB/ are connected to the potential VDD, and the noise is reduced.例文帳に追加

ＰＭＯＳ３，４がオンすると、データバス対ＤＢ，ＤＢ／が電位ＶＤＤに接続され、ノイズが低減される。 - 特許庁

The preamplifier circuit further includes PMOS transistors M2A and M2B functioning in a pair as a differential amplifier.例文帳に追加

さらにプリアンプ回路は、差動増幅器として対となって機能するＰＭＯＳトランジスタＭ２Ａ及びＭ２Ｂを備える。 - 特許庁

The nMOS region and the pMOS region are processed into a gate electrode shape, which is then heat-treated.例文帳に追加

ｎＭＯＳ領域およびｐＭＯＳ領域において、ゲート電極形状に加工した後に、熱処理を行う。 - 特許庁

In a PROM of 3 V specification, the PMOS 37 is connected to the word line 11 through the wiring pattern 38.例文帳に追加

３Ｖ仕様のＰＲＯＭでは、配線パターン３８を介してＰＭＯＳ３７がワード線１１に接続される。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁