「PmOS」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

An NMOS capacitor 13 and a PMOS capacitor 18 for pumping up are connected in series with an output wiring 12.例文帳に追加

出力配線１２にポンプアップ用のＮＭＯＳキャパシタ１３及びＰＭＯＳキャパシタ１８が直列に接続されている。 - 特許庁

Fluorine ions are implanted into the surface of a silicon substrate 1 around a gate electrode in a PMOS forming region.例文帳に追加

ｐＭＯＳ形成領域におけるゲート電極周辺のシリコン基板１表面にフッ素イオンをイオン注入する。 - 特許庁

The gates of first and second PMOS transistors P1, P2 are respectively connected to first and second input terminals 12, 14.例文帳に追加

第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２は、ゲートが第１入力端子１２、第２入力端子１４に接続される。 - 特許庁

A soft start control circuit 116 detects the current of a PMOS transistor 104 which is a switching element on the output stage.例文帳に追加

ソフトスタート制御回路１１６が、出力段のスイッチング素子であるＰＭＯＳトランジスタ１０４の電流を検出する。 - 特許庁

In the drive circuit 113, a voltage VDD generated at the power supply path of the PMOS transistor Q3 is clamped to a voltage lower than this, whereby the drive voltage ZVO of the PMOS transistor Q3 is generated without having to boost the voltage.例文帳に追加

駆動回路１１３では、ＰＭＯＳトランジスタＱ３の給電経路に生じる電圧ＶＤＤをこれより低い電圧にクランプすることによって、昇圧動作を行うことなくＰＭＯＳトランジスタＱ３の駆動電圧ＺＶＯが生成される。 - 特許庁

Midway of the gate input signal of a PMOS transistor(TR) PM1 of a main driver section 22 transiting from H level to L level, an inverter 20 makes NMOS TRs Ng21,..., Ng2X conductive to charge up a gate capacitance of the PMOS TR PM1.例文帳に追加

メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、インバータ２６によりＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘをオンさせ、ＰＭＯＳトランジスタＰＭ１のゲート容量を充電させる。 - 特許庁

The differential amplifier circuit includes a PMOS differential input 101, an NMOS differential input 102, current mirror circuits 103, 104, a PMOS output transistor M115, an NMOS output transistor M116, and a feedback circuit 108.例文帳に追加

差動増幅回路が、ＰＭＯＳ差動入力部１０１と、ＮＭＯＳ差動入力部１０２と、カレントミラー回路１０３、１０４と、ＰＭＯＳ出力トランジスタＭ１１５と、ＮＭＯＳ出力トランジスタＭ１１６と、フィードバック回路１０８を備えている。 - 特許庁

An MOS transistor 19 of a leak current absorption circuit 10c is of the same size and the same conductivity type as a PMOS transistor 15, and absorbs a leak current in the temperature detecting current (drain current of the PMOS transistor 15).例文帳に追加

リーク電流吸収回路１０ｃのＭＯＳトランジスタ１９は、ＰＭＯＳトランジスタ１５と同一のサイズであって同一の導電型であり、温度検出用電流（ＰＭＯＳトランジスタ１５のドレイン電流）の中のリーク電流を吸収する。 - 特許庁

The output stage 5 is configured, by replacing NMOS transistors included in the output stage 4 with PMOS transistors, replacing PMOS transistors with NMOS transistors, replacing a ground terminal with a power supply terminal, and replacing a power supply terminal with a ground terminal.例文帳に追加

出力段５は、出力段４に含まれるＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、接地端子を電源端子に置き換え、電源端子を接地端子に置き換えた構成を有している。 - 特許庁

To propose an electrode structure for a semiconductor device capable of stably forming a metal silicide layer near a boundary between an NMOS region and a PMOS region, in a CMOS equipped with both of an NMOS transistor and a PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの双方を備えるＣＭＯＳにおいて、ＮＭＯＳ領域とＰＭＯＳ領域との境界部分付近にも、安定して金属シリサイド層を形成することができる半導体装置の電極構造を提案する。 - 特許庁

The output of the operational amplifier 61 is fed to the gate terminal of the PMOS transistor 52 and drive current on/off signals for controlling on/off of the drive current are fed to the gate terminal of the PMOS transistor 52 from a latch circuit 43.例文帳に追加

ＰＭＯＳトランジスタ５２のゲート端子には演算増幅器６１の出力が供給され、ＰＭＯＳトランジスタ５２のゲート端子にはラッチ回路４３から駆動電流のオン・オフを制御する駆動電流オン・オフ信号が供給される。 - 特許庁

Midway of a gate input signal of a PMOS transistor NM1 of the main driver section 22 transiting from L level to H level, an inverter 27 makes PMOS TRs Pg21,..., Pg2X conductive to charge up the gate capacitance of the NMOS TR NM1.例文帳に追加

メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移する途中でインバータ２７によりＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘをオンさせ、ＮＭＯＳトランジスタＮＭ１のゲート容量を放電させる。 - 特許庁

The input buffer circuit includes a differential input circuit, a PMOS transistor 20 for connecting between a power supply VDD and one of power supplies of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and a PMOS transistor 14 connected in parallel with the PMOS transistor 20 and receiving an output signal of the differential input circuit at its gate.例文帳に追加

差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。 - 特許庁

The source amplifier 25 includes: an NMOS differential pair including first and second NMOS transistors MN11 and MN12; a PMOS differential pair including first and second PMOS transistors MP11, MP12; output circuit parts (2, 3) for outputting the drive voltage in accordance with a current flowing to the NMOS differential pair and the PMOS differential pair; and first and second input level converting circuits 4 and 5.例文帳に追加

ソースアンプ２５は、第１及び第２ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むＮＭＯＳ差動対と、第１及び第２ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含むＰＭＯＳ差動対と、ＮＭＯＳ差動対とＰＭＯＳ差動対に流れる電流に応じて駆動電圧を出力する出力回路部（２，３）と、第１及び第２入力レベル変換回路４、５とを備えている。 - 特許庁

This device for improving protection of ESD in CMOS buffer comprises a plurality of PMOS transistors (31-37) and a plurality of NMOS transistors (41-47) which are connected with the PMOS transistors in series and have a larger finger width W than a finger width W of the PMOS transistors so as to endure the current load increased in case of a static discharge.例文帳に追加

本発明は、複数のＰＭＯＳトランジスタ（３１〜３７）と、このＰＭＯＳトランジスタと直列に接続され、静電放電の場合に増加された電流負荷に耐えることができるようＰＭＯＳトランジスタのフィンガー幅Ｗ_Ｐよりも大きいフィンガー幅Ｗ_Ｎを有する複数のＮＭＯＳトランジスタ（４１〜４７）とを有するＣＭＯＳバッファにおけるＥＳＤ保護を向上させる装置に関する。 - 特許庁

The inverter circuit 10 includes a PMOS 11P and an NMOS 11N that delays an input signal IN, a PMOS 12P that gives a signal which is delayed by the PMOS 11P to a gate terminal to arise an output signal OUT, and an NMOS 12N that receives the signal delayed by the NMOS 11N to a gate terminal, to decrease the output signal.例文帳に追加

インバータ回路１０は，入力信号ＩＮを遅延させるＰＭＯＳ１１Ｐ及びＮＭＯＳ１１Ｎと，ＰＭＯＳ１１Ｐにより遅延された信号がゲート端子に入力されて，出力信号ＯＵＴを立ち上げるＰＭＯＳ１２Ｐと，ＮＭＯＳ１１Ｎにより遅延された信号がゲート端子に入力されて，出力信号を立ち下げるＮＭＯＳ１２Ｎとを含む。 - 特許庁

As a layout constituting an inverter consisting of PMOS transistor and one NMOS transistor, an NMOS transistor area 8 is arranged near the center of an element area, PMOS transistor areas 1a, 1b are arranged in a state divided into an upper and lower areas, and a gate electrode 3 is arranged so as to be extended to the PMOS transistor areas 1a, 1b and the NMOS transistor area 8.例文帳に追加

ＰＭＯＳ及びＮＭＯＳトランジスタ１個から成るインバータを構成するレイアウトとして、素子領域の中央付近にＮＭＯＳトランジスタ領域８が配置され、その上下に２分割された状態でＰＭＯＳトランジスタ領域１ａ及び１ｂが配置され、それぞれのトランジスタ領域１ａ及び１ｂと領域８にゲート電極３が延在するように配置されている。 - 特許庁

When an inversion signal STB is started, a pMOS feedback switch 45 is turned off, a line selection pulse from a level shifter 32 is outputted, a nMOS non-selection switch 42 is turned off, a pMOS selection switch 41 and a pMOS detection switch 43 are turned on and output voltage Gn of an output circuit unit 31-1 rises from non-selection voltage VGL to selection voltage VGH.例文帳に追加

反転信号ＳＴＢが立ち上がると、ｐＭＯＳ帰還スイッチ４５がオフするとともに、レベルシフタ３２からの行選択バルスが出力され、ｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオンし、出力回路ユニット３１−１の出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する。 - 特許庁

To simultaneously suppress an inverse narrow channel effect of a NMOS caused accompanying formation of element separation and an inverse channel effect of a PMOS.例文帳に追加

素子分離の形成に伴って起こるＮＭＯＳの逆狭チャネル効果と、ＰＭＯＳの逆チャネル効果とを同時に抑制する。 - 特許庁

The plurality of PMOS transistors are electrically separated from each other by an element separation structure 20 formed in the substrate 8.例文帳に追加

複数のＰＭＯＳトランジスタは、基板８中に形成される素子分離構造２０によって、互いに電気的に分離される。 - 特許庁

Thereby, capacity values of gate capacity and drain capacity of these PMOS transistors are added to the storage node NA, NB.例文帳に追加

これにより、それらＰＭＯＳトランジスタのゲート容量分とドレイン容量分の容量値を記憶ノードＮＡおよびＮＢに付加する。 - 特許庁

Consequently, it is possible to prevent the input offset voltage of an PMOS differential from being increased, and to reduce the variation of an AFC control analog output signal.例文帳に追加

ＰＭＯＳ差動の入力オフセット電圧も増大せず、ＡＦＣ制御アナログ出力信号の変動を低減できる。 - 特許庁

The transistor 53 contained in the inverter 56 is the PMOS transistor, and the remaining transistors 51, 52, and 54 are the NMOS transistors.例文帳に追加

インバータ５６に含まれるトランジスタ５３は、ＰＭＯＳトランジスタであり、残りのトランジスタ５１，５２、５４はＮＭＯＳトランジスタである。 - 特許庁

The driver cell 12 which drives the output line LO12 includes a PMOS transistor QP12 and an NMOS transistor QN12.例文帳に追加

出力線ＬＯ１２を駆動するドライバセル１２は、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２より構成される。 - 特許庁

A NOR gate is also constituted by connecting the source of pMOS to an intermediate potential between the high and low levels, and also connecting the source of nMOS to the low level.例文帳に追加

ｐＭＯＳのソースをハイとロウの中間電位とし、ｎＭＯＳのソースをロウレベルに接続して、ＮＯＲゲートを構成する。 - 特許庁

The PMOS transistors are controlled by the word lines to perform access to the NMOS transistors of the crossed pair latches and to a pair of bit lines.例文帳に追加

ＰＭＯＳトランジスタは、ワード線によって制御され、交差対ラッチのＮＭＯＳトランジスタと一対のビット線にアクセスする。 - 特許庁

To provide a semiconductor device equipped with a CMOS improved in the characteristics of respective nMOS and pMOS transistors.例文帳に追加

ｎＭＯＳおよびｐＭＯＳそれぞれのトランジスタ特性の向上が図られたＣＭＯＳを備えた半導体装置を提供する。 - 特許庁

Output of the differential inverter is switched by a PMOS transistor and an NMOS transistor and an output voltage is limited by a clipping transistor.例文帳に追加

差動インバータの出力をＰＭＯＳトランジスタとＮＭＯＳトランジスタでスイッチングし、出力電圧をクリッピングトランジスタで制限する。 - 特許庁

To detect current characteristics of a PMOS transistor and an NMOS transistor composing a CMOS circuit by a more simple method.例文帳に追加

より簡易な手法で、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出する。 - 特許庁

First and second switching elements SW1 and SW2 and a first constant current source 2 are connected to the drain of the PMOS 2.例文帳に追加

ＰＭＯＳ２のドレインには、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２、第１の定電流源２が接続されている。 - 特許庁

A compressive nitride film 13 for inducing compressive stress to a channel of a PMOS transistor 2 is formed on a Si substrate 1.例文帳に追加

Ｓｉ基板１上に、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３を形成する。 - 特許庁

By switching on and off the PMOS 30 and NMOS 31, the output voltage is outputted to the monitor output circuit side.例文帳に追加

ＰＭＯＳ３０及びＮＭＯＳ３１をオン、オフさせることにより、モニタ出力回路側に出力電圧が出力される。 - 特許庁

Plural sense amplifiers SA have respectively PMOS type and NMOS type sense amplifier driving transistors QSDP3, QSDN2.例文帳に追加

複数個のセンスアンプＳＡは、個々に、ＰＭＯＳ型及びＮＭＯＳ型のセンスアンプ駆動トランジスタＱＳＤＰ３、ＱＳＤＮ２を持つ。 - 特許庁

To provide a method of manufacturing a PMOS transistor and a CMOS transistor having excellent performance through a simple process.例文帳に追加

簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。 - 特許庁

The circuit 30 is provided with a PMOS P2 and an NMOS N2, wherein mutual gates and mutual drains are connected, and a well potential NW is supplied form the drains.例文帳に追加

回路３０はゲート同士およびドレイン同士が接続されたＰＭＯＳＰ２，ＮＭＯＳＮ２を備え、そのドレインからウェル電位ＮＷを供給する。 - 特許庁

As a result, the reverse voltage (a voltage between the gate and the source in the OFF state) of the PMOS transistor 12 can be controlled to VDD at the maximum.例文帳に追加

その結果、ＰＭＯＳトランジスタ１２の逆電圧（オフ状態でのゲート・ソース間電圧）は最大でもＶＤＤにできる。 - 特許庁

A PMOS transistor 103, whose on/off operation is controlled by the operational amplifier 102, outputs an internal node voltage VDL.例文帳に追加

このオペアンプ１０２によってオン／オフ動作が制御されるＰＭＯＳトランジスタ１０３が，内部ノード電圧ＶＤＬを出力する。 - 特許庁

A diode-connected PMOS transistor Q4 is connected between the source and low potential power source VSS of the NMOS transistor Q1.例文帳に追加

ＮＭＯＳトランジスタＱ１のソースと低位電源ＶＳＳとの間に、ダイオード接続されたＰＭＯＳトランジスタＱ４が接続される。 - 特許庁

The bipolar structure consisting of P+ source drain regions 19, 19 and an N well 9 is the same at PMOS transistors 3p, 5p.例文帳に追加

Ｐ＋ソースドレイン領域１９，１９及びＮウェル９からなるバイポーラ構造はＰＭＯＳトランジスタ３ｐ，５ｐで同じである。 - 特許庁

The mobility of the positive hole is high in the SiGe layer compared to the Si layer as well, and the operation speed of the PMOS transistor is also accelerated.例文帳に追加

ＳｉＧｅ層もＳｉ層に比べて正孔の移動度が大きく、このＰＭＯＳトランジスタの動作速度も大きくなる。 - 特許庁

METHOD OF FORMING NMOS/PMOS TRANSISTOR HAVING SOURCE/DRAIN INCLUDING STRESS SUBSTANCE, AND DEVICE FORMED BY THE SAME例文帳に追加

ストレス物質を含むソース／ドレーンを有するＮＭＯＳ／ＰＭＯＳトランジスターの形成方法及びそれによって形成された装置 - 特許庁

By etching the first and second gate electrode material films 8c and 9c, a gate structure of NMOS and PMOS transistors 2a and 2b is formed.例文帳に追加

第１，第２ゲート電極材膜８ｃ，９ｃをエッチングしてＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲート構造を形成する。 - 特許庁

The ADRV includes pull-up PMOS transistors MPup, MPum, and pull-down NMOS transistors MNdp, MNdm.例文帳に追加

ＡＤＲＶは、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍと、プルダウン用ＮＭＯＳトランジスタＭＮｄｐ，ＭＮｄｍを含んでいる。 - 特許庁

Besides, since a low voltage resistance pMOS transistor 125 is just added to a conventional voltage translator circuit, the circuit area is small.例文帳に追加

また、従来の電圧トランスレータ回路に低耐圧ｐＭＯＳトランジスタ１２５を追加するだけなので、回路面積は小さい。 - 特許庁

The film thickness of a gate electrode 106a of an NMOS type element is smaller than that of a gate electrode 106b of a PMOS type element.例文帳に追加

ＮＭＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも薄い。 - 特許庁