「PmOS」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The buffer circuit 4a has a PMOS transistor Q1a, an NMOS transistor Q1b, a resistor R1a, and a resistor R2a.例文帳に追加

バッファ回路４ａは、ＰＭＯＳトランジスタＱ１ａと、ＮＭＯＳトランジスタＱ１ｂと、抵抗Ｒ１ａと、抵抗Ｒ２ａとを有する。 - 特許庁

A PMOS transistor can be formed on the semiconductor layer 10 and an NMOS transistor can be formed on the semiconductor layer 20.例文帳に追加

半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。 - 特許庁

The output circuit includes an inverter INV (1), in which a PMOS transistor Q11 and a NMOS transistor Q21 are connected in series, and read-out data OUTHB from a memory cell is logic-reversed to output a gate signal of a PMOS transistor 51 for output.例文帳に追加

ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。 - 特許庁

A PMOS transistor MP1 and an NMOS transistor MN1 are mounted on a die pad DP1 integrated with an external lead DD1, and a PMOS transistor MP2 and an NMOS transistor MN2 are mounted on a die pad DP2 integrated with an external lead DD2, for example.例文帳に追加

例えば、外部リードＤＤ１と一体化されたダイパッドＤＰ１上にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１を搭載し、外部リードＤＤ２と一体化されたダイパッドＤＰ２上にＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２を搭載する。 - 特許庁

PMOS transistors P1-P7 as reference potential side switches are used for switching a path between a reference potential terminal Vref and a reference potential side resistor R1 such that all potentials to be applied to PMOS transistors P1-P7 are the reference potential and common.例文帳に追加

基準電位側スイッチたるＰＭＯＳトランジスタＰ１〜Ｐ７は，基準電位端子Ｖｒｅｆと基準電位側抵抗Ｒ１との間の経路を切り替えるために用いられるため，ＰＭＯＳトランジスタＰ１〜Ｐ７に印加される電位は，すべて基準電位で共通である。 - 特許庁

When a control signal S11 from a switch control circuit 11 is 'L', a PMOS 14a and an NMOS 14b are turned on and power is supplied to a PMOS 13a and an NMOS 13b for exciting a quartz oscillator 15.例文帳に追加

スイッチ制御回路１１から出力される制御信号Ｓ１１が“Ｌ”のときには、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオン状態になり、水晶振動子１５を励振駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂに電力が供給される。 - 特許庁

As a result, phosphorus can be prevented from permeating into an N-well 10 in the PMOS region, so that dispersion in the threshold voltage of a PMOS transistor to be formed is prevented and manufacture of a semiconductor device having CMOS structure containing MOS transistors of uniform characteristics can be realized.例文帳に追加

これにより、リンがｐＭＯＳ領域のｎウェル１０に入り込むことが防止でき、形成するｐＭＯＳトランジスタのしいき値電圧のばらつきを防止し、均一な特性のＭＯＳトランジスタを含むＣＭＯＳ構造の半導体装置の製造が実現できる。 - 特許庁

A bias current in the PMOS differential input 101 is increased according to the lowering of gate potential in the PMOS output transistor while a bias current in the NMOS differential input 102 is increased according to a rise of gate potential in the NMOS output transistor.例文帳に追加

ＰＭＯＳ差動入力部１０１のバイアス電流は、ＰＭＯＳ出力トランジスタのゲート電位の低下に応じて増大され、ＮＭＯＳ差動入力部１０２のバイアス電流は、ＮＭＯＳ出力トランジスタのゲート電位の上昇に応じて増大される。 - 特許庁

An input circuit includes: a circuit (PMOS transistors 101-103 and an inverter 501) wherein a hysteresis voltage is decreased under a low power supply voltage condition; and a circuit (PMOS transistors 101 and 104 and the inverter 501) wherein the hysteresis voltage is increased under the low power supply voltage condition.例文帳に追加

低電源電圧条件下でヒステリシス電圧が小さくなる回路（ＰＭＯＳトランジスタ１０１〜１０３及び、インバータ５０１）と、低電源電圧条件下でヒステリシス電圧が大きくなる回路（ＰＭＯＳトランジスタ１０１、１０４及び、インバータ５０１）とを設けた。 - 特許庁

Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.例文帳に追加

すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁

A through-current is caused to flow through the PMOS and the NMOS of a driver on an output stage at the time when the NMOS on the output stage is turned on because the PMOS of the driver on the output stage is turned on when an input terminal is changed from a high level to a low level.例文帳に追加

入力端子がハイレベルからロウレベルに変化した時、出力段のドライバのＰＭＯＳはオンしているので、出力段のＮＭＯＳがオンした時点で出力段のドライバのＰＭＯＳおよびＮＭＯＳを介して貫通電流が流れる。 - 特許庁

By the Ge contained in the SiGe film 72, the activation rate of p-type impurities implanted to the gate electrode of the PMOS transistor is improved, and a depletion layer in an interface with a gate electrode 6 is suppressed, and deterioration in characteristics of the PMOS transistor is prevented.例文帳に追加

ＳｉＧｅ膜７２中に含まれるＧｅによってＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善され、ゲート絶縁膜６との界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。 - 特許庁

Each source terminals of the PMOS 11, 13 is connected to a VDD, each source terminal of the NMOS 12, 14, is connected to a GND, and each of the drain terminals of the PMOS 11, 13 and of the NMOS 12, 14 is connected to an output terminal N1 of the output buffer circuit.例文帳に追加

ＰＭＯＳ１１，１３の各ソース端はＶＤＤに接続し、ＮＭＯＳ１２，１４の各ソース端はＧＮＤに接続し、ＰＭＯＳ１１，１３並びにＮＭＯＳ１２，１４の各ドレイン端は全て出力バッファ回路１の出力端Ｎ１に接続する。 - 特許庁

Correction signals S9 and S10 outputted from the drain of the high temperature side PMOS transistor 332 and the low temperature side PMOS transistor 342 are fed to the gate electrode and the well electrode of MIS type variable capacitance capacitors 57a and 57b.例文帳に追加

ＭＩＳ型可変容量コンデンサ５７ａ，５７ｂのゲート電極およびウェル電極に、それぞれ、高温側ＰＭＯＳトランジスタ３３２および低温側ＰＭＯＳトランジスタ３４２の各ドレインから出力された補正信号Ｓ９および補正信号Ｓ１０を供給する。 - 特許庁

The semiconductor device by one embodiment of this invention is provided with NMOS transistors M1a and M1b which are cascade-connected between first and second terminals in and out, and a PMOS transistor M1c connected between a connection path n1 of the NMOS transistors M1a and M1b and a reference voltage terminal VREF.例文帳に追加

本発明の一態様による半導体装置は、第１および第２端子in,out間に縦続接続されるNMOSトランジスタＭ1a，Ｍ1bと、これらNMOSトランジスタＭ1a，Ｍ1bの接続経路ｎ１と基準電圧端子ＶREFとの間に接続されるPMOSトランジスタＭ1cとを備えている。 - 特許庁

A load element of a CMOS inverter 13 is constituted of PMOS transistors 14, 15 which are connected in series and of which the gates are connected, a load element of a CMOS inverter 17 is constituted of PMOS transistors 18, 19 which are connected in series and of which the gates are connected.例文帳に追加

ＣＭＯＳインバータ１３の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１４、１５で構成し、ＣＭＯＳインバータ１７の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１８、１９で構成する。 - 特許庁

Consequently, fluctuation of output current from an operational amplifier 5 can be suppressed when PMOS transistors 1-1,..., 1-n are switched and uneven printing attributed to the parasitic capacitance of the PMOS transistors 1-1,..., 1-n can be suppressed.例文帳に追加

これにより、Ｐ型ＭＯＳトランジスタ１−１〜１−ｎをスイッチングする際の演算増幅器５の出力電流変化幅を小さくでき、Ｐ型ＭＯＳトランジスタ１−１〜１−ｎの各寄生容量１０に基づく印字むらを低減できる利点が得られる。 - 特許庁

Therefore, the deterioration of the characteristics of the PMOS transistor is prevented, because not only the activating rate of the p-type impurity injected into the gate electrode 7P of the PMOS transistor is improved by the Ge, but also the formation of a depletion layer in the interface of a gate insulating film is suppressed.例文帳に追加

従って、Ｇｅの存在によりＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善されるのみならず、ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。 - 特許庁

In a pMOS transistor 111, a source is connected to a power supply line vdd3, and a drain is connected to the output terminal 122.例文帳に追加

ｐＭＯＳトランジスタ１１１は、ソースが電源ラインｖｄｄ３に接続され且つドレインが出力端子１２２に接続されている。 - 特許庁

A clock S0 to be controlled is inputted to an inverter INV1 composed of pMOS Q1 and Q2 and nMOS Q3 and Q4.例文帳に追加

被制御クロックＳ０は、ｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４によって構成されるインバータＩＮＶ１に入力される。 - 特許庁

However, the electric potential of the internal node NA returns to the threshold voltage Vt because the PMOS 6 is kept on by a delay circuit 10.例文帳に追加

しかし、ＰＭＯＳ６は遅延回路１０によって、オンの状態に保持されるので、内部ノードＮＡの電位は閾値電圧Ｖｔに戻る。 - 特許庁

A WSi film 22 is formed on the amorphous silicon film 16, and the n-type impurity is implanted only in the PMOS resion (Figure 1 (C)).例文帳に追加

アモルファスシリコン膜１６の上にＷＳｉ膜２２を形成し、ＰＭＯＳ領域にのみＮ型不純物を注入する（図１（Ｃ））。 - 特許庁

Transistors omitted from a conventional circuit are compensated by the PMOS transistors Q2, Q5, Q8 and Q11.例文帳に追加

従来回路から省略されたトランジスタは、ビット線間を導通させるＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ８及びＱ１１で補われる。 - 特許庁

To prevent disconnection of wiring due to electromigration caused by microfabrication while keeping the potential of the source electrode of a pMOS transistor constant.例文帳に追加

ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。 - 特許庁

A PMOS transistor 27 turns off at a high level input and turns on at a low level input when loading, and turns on when writing and reading.例文帳に追加

ＰＭＯＳトランジスタ２７は、ロード時にハイレベル入力でオフしてローレベル入力でオンし、書き込み時及び読み出し時にオンする。 - 特許庁

The hold circuit 100 includes a hold capacitor 140, an operational amplifier 110, a first pMOS 130, a buffer amplifier 150, and a voltage adjustment circuit 120.例文帳に追加

ホールド回路１００は、ホールドコンデンサ１４０、オペアンプ１１０、第１ｐＭＯＳ１３０、バッファアンプ１５０、電圧調整回路１２０を備える。 - 特許庁

The source, the drain, and the substrate of the PMOS are connected to a power source, and the source, the drain, and the substrate of the NMOS are connected to the ground.例文帳に追加

ＰＭＯＳのソース、ドレインおよび基板は電源に接続され、ＮＭＯＳのソース、ドレインおよび基板はグランドに接続されている。 - 特許庁

The input part of the clamp circuit (130) and the input stage of the amplification part (140) are configured by a differential amplifier of the PMOS transistors, respectively.例文帳に追加

クランプ回路（１３０）の入力部及び増幅部（１４０）の入力段はそれぞれＰＭＯＳトランジスタの差動増幅器で構成する。 - 特許庁

To provide a semiconductor storage device of which the GIDL current in many PMOS transistors in the semiconductor storage device is reducible.例文帳に追加

半導体記憶装置内の多数のＰＭＯＳトランジスタにおけるＧＩＤＬ電流を低減可能な半導体記憶装置を提供する。 - 特許庁

A diode connected NMOS transistor Q3 is connected between the source of the PMOS transistor Q2 and a high potential power source VDD.例文帳に追加

ＰＭＯＳトランジスタＱ２のソースと高位電源ＶＤＤとの間に、ダイオード接続されたＮＭＯＳトランジスタＱ３が接続される。 - 特許庁

Furthermore, the depletion NMOS TRs act like source follower devices to drive the bulk terminals of the differential pair of the PMOS TRs.例文帳に追加

デプレッション型ＮＭＯＳトランジスタは、さらに、ＰＭＯＳトランジスタの差動対のバルク端子を駆動するために、ソースフォロアデバイスとして機能する。 - 特許庁

The low-noise amplifying circuit 11 is constituted by connecting an NMOS source-grounded amplifier 1A and a PMOS source-grounded amplifier 2A in series.例文帳に追加

低雑音増幅回路１１はＮＭＯＳソース接地アンプ１Ａ及びＰＭＯＳソース接地アンプ２Ａの直列接続により構成される。 - 特許庁

The output circuit includes an output nMOS transistor connected between a drain of the first output pMOS transistor and a ground.例文帳に追加

出力回路は、第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。 - 特許庁

A gate electrode 47 of the pMOS transistor and a gate electrode 42 of the nMOS transistor are made of materials having different work functions, respectively.例文帳に追加

ｐＭＯＳトランジスタのゲート電極４７とｎＭＯＳトランジスタのゲート電極４２とは仕事関数の異なる材料からなっている。 - 特許庁

To decrease the number of processes in manufacturing an LDD structure NMOS thin film transistor and a general PMOS thin film transistor.例文帳に追加

ＬＤＤ構造のＮＭＯＳ薄膜トランジスタおよび通常のＰＭＯＳ薄膜トランジスタを製造する際の製造工程数を少なくする。 - 特許庁

Writing to the nonvolatile memory cell is performed by the PMOS write transistor, and reading is performed by the NMOS readout transistor.例文帳に追加

不揮発性メモリセルへの書込みはＰＭＯＳ書込みトランジスタによって行なわれ、読出しはＮＭＯＳ読出しトランジスタによって行なわれる。 - 特許庁

A first programmable element is connected between a PMOS transistor MP100 connected to a power supply voltage VCC and a node N10.例文帳に追加

電源電圧ＶＣＣに接続されたＰＭＯＳトランジスタＭＰ１００とノードＮ１０間に第１プログラム可能な素子が接続される。 - 特許庁

To the second gate electrode material film 9c in a PMOS region and the surface of the semiconductor substrate 3, P-type impurities are doped.例文帳に追加

ＰＭＯＳ領域の第２ゲート電極材膜９ｃ及び前記半導体基板３の表面にＰ型の不純物を注入する。 - 特許庁

The PMOS 12 has its gate connected to a reference voltage input terminal and its drain connected to the output terminal of the voltage detection circuit.例文帳に追加

ＰＭＯＳ１２は、ゲートを基準電圧入力端子に接続され、ドレインを電圧検出回路の出力端子に接続される。 - 特許庁

The gate of a second NMOS transistor N2 is connected to the second input terminal 14, and the drain is connected to the drain of the second PMOS transistor P2.例文帳に追加

第２ＮＭＯＳトランジスタＮ２は、ゲートが第２入力端子１４に、ドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。 - 特許庁

The gate of a first NMOS transistor N1 is connected to the first input terminal 12, and the drain is connected to that of the first PMOS transistor P1.例文帳に追加

第１ＮＭＯＳトランジスタＮ１は、ゲートが第１入力端子１２に、ドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続される。 - 特許庁

To provide a PMOS transistor non-volatile semiconductor memory improving the injection efficiency of a hot electron to a charge storage layer.例文帳に追加

電荷蓄積層に対するホットエレクトロンの注入効率を向上させるＰＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。 - 特許庁

An NOR circuit is constituted of pMOSs 30 and 31 and nMOSs 32 and 33, and an invertor circuit is constituted of pMOS 34 and nMOS 35.例文帳に追加

ｐＭＯＳ３０，３１と、ｎＭＯＳ３２，３３とはＮＯＲ回路、ｐＭＯＳ３４とｎＭＯＳ３５とはインバータ回路を、それぞれ構成する。 - 特許庁

When read amplifier activation signal DAE becomes H-level, PMOS transistors 8 and 9 are OFF, and a read amplifier 72 is activated.例文帳に追加

リードアンプ活性化信号ＤＡＥがＨレベルになると、ＰＭＯＳトランジスタ８、９がオフになると共に、リードアンプ７２が活性化される。 - 特許庁

An ion implantation mask pattern for covering at least the PMOS region in the CMOS region is formed on a substrate having the polysilicon film.例文帳に追加

ポリシリコン膜を有する基板上にＣＭＯＳ領域のうち、少なくともＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する。 - 特許庁