「PmOS」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

This device is characterized in that a transistor connected to a word line in a row decoder is made only one piece out of NMOS transistor QN1-QN10 per one line of word lines CG(1)-CG(8) by providing a voltage switching circuit 54A including PMOS transistors QP11, QP12 in a row decoder 105 and a word line is driven.例文帳に追加

ロウデコーダ回路１０５内にＰＭＯＳトランジスタＱＰ１１，ＱＰ１２を含む電圧切換回路５４Ａを設けることにより、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線ＣＧ（１）〜ＣＧ（８）１本あたりＮＭＯＳトランジスタＱＮ１〜ＱＮ１０を１個のみとし、ワード線を駆動することを特徴としている。 - 特許庁

In at least the post-voltage follower AMP3, an NMOS differential input circuit and a CMOS output circuit and a bias circuit supply an external power supply voltage Vdd_ext, and a PMOS differential input circuit PMOS_DA supplies an internal stabilized power supply voltage Vdd_int generated by a reference voltage generator RVG.例文帳に追加

少なくとも後段のボルテージフォロワＡＭＰ３では、ＮＭＯＳ差動入力回路とＣＭＯＳ出力回路とバイアス回路とは外部電源電圧Ｖｄｄ＿ｅｘｔを供給する一方、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡは基準電圧発生器ＲＶＧから生成された内部安定化電源電圧Ｖｄｄ＿ｉｎｔを供給する。 - 特許庁

In at least one of the MOS transistors of a CMOS output circuit in which a PMOS 10 and an NMOS 20 are series-connected between VCC and VSS, the number of a plurality of contacts 41, 51 series-connected to source 10S, 20S sides is made smaller than the number of a plurality of contacts 42, 52 series-connected to drain 10D, 20D sides.例文帳に追加

ＰＭＯＳ１０とＮＭＯＳ２０がＶＣＣとＶＳＳとの間に直列に接続されたＣＭＯＳ出力回路における少なくとも一方のＭＯＳトランジスタにおいて、ソース１０Ｓ，２０Ｓ側に直列に複数個配置されたコンタクト４１，５１の数を、ドレイン１０Ｄ，２０Ｄ側に直列に複数個配置されたコンタクト４２，５２の数よりも少なくしている。 - 特許庁

A flowing time of the penetrating current which has been a problem in a conventional circuit is reduced, power consumption is reduced, and a high-speed operation is performed while suppressing an increase in mounting area by adding PMOS transistors MP3, MP4 and a switching control circuit for feeding back an output signal of the level shift circuit into a conventional level shift circuit.例文帳に追加

従来のレベルシフト回路にＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにレベルシフト回路の出力信号をフィードバックするスイッチ制御回路を追加することで、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させる。 - 特許庁

In controlling a output voltage for charging and discharging LPF capacitor by using an UP pulse and a DN pulse of a phase comparator, the difference between a charging current and a discharging current originating from deviations of output impedances of a PMOS P12 and an NMOS N12 is extracted, and a sense amplifier 5 performs correction so as to make the difference between both currents equal.例文帳に追加

位相比較器のＵＰパルスおよびＤＮパルスを用いてＬＰＦの容量を充電および放電するための出力電圧を制御する際、ＰＭＯＳ・Ｐ１２およびＮＭＯＳ・Ｎ１２の出力インピーダンスのずれから生ずる充電電流および放電電流の差を抽出し、その両電流の差を等しくするようにセンスアンプ５で補正する。 - 特許庁

In this manufacturing method for obtaining the semiconductor device, a low-resistance region in an N-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of an NMOS transistor, and the low-resistance region in the P-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of a PMOS transistor region.例文帳に追加

これを得る製造方法においては、ＮＭＯＳトランジスタのソース、ドレインを形成する工程で同時にＮ型多結晶シリコン抵抗体内の低抵抗領域を形成し、また、ＰＭＯＳトランジスタ領域のソース、ドレインを形成する工程で同時にＰ型多結晶シリコン抵抗体内の低抵抗領域を形成するようにした。 - 特許庁

To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process.例文帳に追加

素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。 - 特許庁

A characteristics evaluation element 1 is provided with an inverter circuit, which comprises one or more semiconductor devices, consisting of semiconductor circuits, such as a PMOS FET 10 and an NMOS FET 20 having at least a part of a measurement pad in common, and uses a common pad 13 for gate and a common pad 14 for drain made to be in common.例文帳に追加

特性評価用素子１に、２つ以上の半導体素子によって構成され、少なくとも一部の測定用パッドを共用化した半導体回路、例えば、ＰＭＯＳ型ＦＥＴ１０及びＮＭＯＳ型ＦＥＴ２０によって構成され、ゲート用共用パッド１３及びドレイン用共用パッド１４を共用化したインバータ回路を設ける。 - 特許庁

Although the n-type impurities are implanted with high concentration into the source-drain regions 39b of a PMOS thin-film transistor via contact holes 47 too, since p-type higher-concentration impurities than the n-type impurities are already implanted into the regions 39b, the source-drain regions 39b are maintained as p-type high-concentration impurity regions.例文帳に追加

ところで、ＰＭＯＳ薄膜トランジスタのソース・ドレイン領域３９ｂにもコンタクトホール４７を介してｎ型不純物が高濃度に注入されるが、当該ソース・ドレイン領域３９ｂにはすでにそれよりも高濃度でｐ型不純物が注入されているため、当該ソース・ドレイン領域３９ｂはそのままｐ型不純高濃度物領域を維持する。 - 特許庁

A first electrode of a capacitor C1 is connected to ground potential via an output node NO and a PMOS transistor switch SW1, a second electrode of the capacitor C1 is connected via a node N1 to an output end of a switching circuit 11 in one hand and connected to the output end of a switching circuit 12 in the other via a capacitor C2 and a node N2.例文帳に追加

キャパシタＣ１の第１電極が出力ノードＮＯ及びＰＭＯＳトランジスタスイッチＳＷ１を介してグランド電位に接続され、キャパシタＣ１の第２電極がノードＮ１を介し、一方では切換回路１１の出力端に接続され、他方ではキャパシタＣ２及びノードＮ２を介し切換回路１２の出力端に接続されている。 - 特許庁

Voltages at both ends of a step-up synchronous rectifying transistor M4 are compared with each other by a comparator 11; a reverse current is detected, while the direction of the current flowing in the step-up synchronous rectifying transistor M4 is detected; and so that when reverse current is detected, a step-down switching transistor M1 and a PMOS transistor M5 are respectively turned off.例文帳に追加

昇圧用同期整流トランジスタＭ４の両端の電圧をコンパレータ１１で比較することによって、昇圧用同期整流トランジスタＭ４に流れる電流の方向を検出して逆電流の検出を行い、該逆電流を検出すると降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせるようにした。 - 特許庁

A manufacturing method of a semiconductor device having a DTI layer 20 and a MOS transistor on a silicon substrate 1 forms a deep trench on the silicon substrate 1, forms a gate oxide film 13 of a PMOS transistor 50 by thermally oxidizing the silicon substrate 1 on which the trench is formed, and at the same time forms a SiO_2 film 14 on an inner surface of the trench.例文帳に追加

シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ_2膜１４を形成する。 - 特許庁

When an input signal has an L level, a 1st NMOS transistor N1 turns on with a 1st source potential VDL outputted from an inverter 41 and a 1st PMOS transistor P1 turns on to output a 2nd source potential VHD to a 1st output terminal 46 to output a reference potential VSS to a 2nd output terminal 47.例文帳に追加

入力信号がＬレベルのとき、インバータ４１から出力された第１電源電位ＶＤＬにより第１ＮＭＯＳトランジスタＮ１がオンし、第１ＰＭＯＳトランジスタＰ１がオンし、第１出力端子４６に第２の電源電位ＶＤＨが出力され、第２ＮＭＯＳトランジスタＮ２がオンし、第２出力端子４７に基準電位ＶＳＳが出力される。 - 特許庁

The integrated circuit includes: the charge stage; the pump stage; a single High-Voltage PMOS (HVPMOS) transistor as the main switch for each stage; and two sets of two minimum HVPMOS transistors connected in series as a bulk switch with fixed bulk connections, where the minimum HVPMOS transistors are smaller than the transistors of the main switch.例文帳に追加

この集積回路は、充電ステージおよびポンプステージと、各ステージ用の主スイッチとしての単一の高電圧ＰＭＯＳ（ＨＶＰＭＯＳ）トランジスタと、固定のバルク接続を有するバルクスイッチとしての直列接続された２つの最小ＨＶＰＭＯＳトランジスタ２つ分とを備え、最小ＨＶＰＭＯＳトランジスタは、主スイッチのトランジスタよりも小さなサイズのトランジスタである。 - 特許庁

An inverting circuit 40 inverts the temperature detection signal S1 about the inflection point of an AT cut quartz resonator 51 having temperature characteristics of cubic function to generate an inversion signal S2 and then feeds a high temperature side source signal S6, generated based on the inversion signal S2, to the source of a high temperature side PMOS transistor 332.例文帳に追加

反転回路４０により、温度検出信号Ｓ１を、３次関数的な温度特性を有するＡＴカット水晶振動子５１の偏曲点を中心に反転して反転信号Ｓ２を生成し、その反転信号Ｓ２に基づいて高温側ソース信号Ｓ６を生成し、高温側ＰＭＯＳトランジスタ３３２のソースに供給する。 - 特許庁

The encoding circuit for the semiconductor device is provided with a precharge node; a first PMOS transistor for supplying a power supply voltage to the precharge node; a plurality of NMOS transistors, connected in parallel between the precharge node and a ground power source and driven by a plurality of external signals; and an output means for outputting encoding signal according to the logical state of the precharge node.例文帳に追加

プリチャージノードと、前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記プリチャージノードと接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段とを備える。 - 特許庁

A negative voltage power supply control circuit 100 includes a resistor R connected between a positive voltage control voltage input terminal Vcont and a GND connection terminal and a PMOS transistor M1 whose source is connected to the positive voltage control voltage input terminal Vcont, gate is connected to the GND connection terminal, and back gate is connected to a source potential.例文帳に追加

負電源制御回路１００は、正電圧の制御電圧入力端子ＶｃｏｎｔとＧＮＤ接続端子との間に接続された抵抗Ｒと、ソースを正電圧の制御電圧入力端子Ｖｃｏｎｔに接続し、ゲートをＧＮＤ接続端子に接続し、かつ、バックゲートをソース電位に接続するＰＭＯＳトランジスタＭ１とを備える。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁

A supply voltage following voltage generation circuit comprising a paraelectric capacitor 32 and a ferroelectric capacitor 33 is provided with temperature-output voltage characteristics which cancel a change in threshold voltage by temperature of an NMOS transistor 13 (that is, a threshold circuit comprising a PMOS transistor 10, NMOS transistors 12, 13, and a supply voltage detection signal generation section 2).例文帳に追加

常誘電体キャパシタ３２と強誘電体キャパシタ３３からなる電源電圧追従電圧生成回路に、ＮＭＯＳトランジスタ１３の閾値電圧（即ち、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２からなる閾値回路）の閾値電圧の温度変化を相殺する温度−出力電圧特性を持たせる。 - 特許庁

In addition, a normal device function is not reversely affected, because the D-NMOS 73, 74 become insulating elements and the gates of the PMOS 71 and NMOS 72 are blocked from the signal line Ls5, after the semiconductor integrated device is attached to a substrate and becomes in active state, which can receive the power supply, and is in state that electrostatic destruction hardly occurs.例文帳に追加

また、半導体集積装置が基板に装着されて電源電圧の供給を受けられる活性状態となり、静電破壊が発生し難い状態になってからは、Ｄ−ＮＭＯＳ７３，７４が絶縁素子となり、ＰＭＯＳ７１及びＮＭＯＳ７２のゲートが信号線Ｌｓ５から遮断されるので、通常のデバイス機能に悪影響を及ぼすことない。 - 特許庁

In a test mode for testing whether output voltage OUT at a predetermined output current is within a standard or not, operation of an internal circuit 1 is stopped, and switches 15 and 17 are set to off-state and on-state, and only current carried to PMOS transistors 13_1, 13_2 and 13_3 of a current supply circuit 13 is supplied to a resistance element 16.例文帳に追加

所定の出力電流時における出力電圧_ＯＵＴが規格内にあるか否かのテストを行なうテストモードにおいて、内部回路１の動作を停止するとともにスイッチ１５，１７をオフ状態，オン状態に設定し、電流供給回路１３のＰＭＯＳトランジスタ１３＿１，１３＿２，１３＿３に流れる電流のみ抵抗素子１６に供給する。 - 特許庁

This air battery is equipped with a battery part 1 containing an air electrode; a galvanic type oxygen concentration sensor 2 for measuring the oxygen concentration of the outside of the battery part 1; and an NMOS transistor NT1 and a PMOS transistor PT1 stopping the operation of the battery part 1 when the oxygen concentration measured with the galvanic type oxygen concentration sensor 2 reaches the specified value.例文帳に追加

この空気電池は、空気極を含む電池部１と、電池部１の外部の酸素濃度を測定するためのガルバニ式酸素濃度センサ２と、ガルバニ式酸素濃度センサ２によって測定された酸素濃度が所定の値に達した時に、電池部１の動作を停止するＮＭＯＳトランジスタＮＴ１およびＰＭＯＳトランジスタＰＴ１とを備えている。 - 特許庁

This circuit is provided with a high potential detecting circuit 8 for detecting that an input IN is the second high level, a NAND gate circuit 50 for inputting the output of a NOR gate circuit 10 and an output S1 of the high potential detecting circuit, and pMOS transistor TP4 for pulling up an output point t N1 of the NOR gate circuit to a power supply voltage VDD.例文帳に追加

入力ＩＮが第２のハイレベルであることを検出する高電位検出回路８と、ＮＯＲゲート回路１０の出力と高電位検出回路の出力Ｓ１とを入力とするＮＡＮＤゲート回路５０と、ＮＯＲゲート回路の出力点Ｎ１を電源電圧ＶＤＤにプルアップするｐＭＯＳトランジスタＴＰ４とを設ける。 - 特許庁

In addition, the resonance circuit 20 has a piezoelectric oscillator connected to piezoelectric oscillator connection terminals X1 and X2, capacitors C1 and C2 connected between the piezoelectric oscillator connection terminals X1 and X2, and the ground G, a capacitor C3 connected between the drain of the PMOS transistor 6 and a power supply Vcc, a resistance R, and an oscillation stage transistor Tr1.例文帳に追加

尚、共振回路２０は、圧電振動子接続端子Ｘ１、Ｘ２に接続された圧電振動子と、圧電振動子接続端子Ｘ１、Ｘ２とグランドＧ間に接続されたコンデンサＣ１、Ｃ２と、ＰＭＯＳトランジスタ６のドレインと電源Ｖｃｃ間に接続されたコンデンサＣ３と、抵抗Ｒと、発振段トランジスタＴｒ１と、を備えている。 - 特許庁

To minimize a standby current IDD2P and an operating current by controlling turn-on/turn-off operating time of a voltage driving means of the end terminal to be the same using a PMOS transistor and an NMOS transistor of a low threshold voltage are used for a driver terminal, and stably driving a bit line pre-charge voltage and a cell plate voltage at a low power source voltage.例文帳に追加

ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。 - 特許庁

The timing detection circuit 51 includes a means for closing an electric current pathway of a first level side (a Vdd side) (for example PMOS) and a means for opening the electric current pathway of a second level side (a ground side)(for example NMOS) to an output terminal of the timing detection signal Vfb by respectively synchronizing with video signal sending operation of the switch circuit HSW.例文帳に追加

タイミング検出回路５１は、タイミング検出信号Ｖｆｂの出力端子に対し、スイッチ回路ＨＳＷの映像信号送出動作にそれぞれ同期して第１のレベル側（Ｖｄｄ側）の電流経路を閉じる手段（例えばＰＭＯＳ）と第２のレベル側（ＧＮＤ側）の電流経路を開く手段（例えばＮＭＯＳ）を含む。 - 特許庁

In a differential amplifier including a differential amplification circuit 10 and an equalizer circuit 20, the differential amplification circuit 10 has first and second output terminals Vout1 and Vout2 for generating differential outputs and the equalizer circuit 20 is comprised of a series circuit 20 consisting of an NMOS TFT TN3 and a PMOS TFT TP3 which are connected between the first and second output terminals.例文帳に追加

差動増幅回路（10）とイコライズ回路（20）とを有する差動増幅器において、差動増幅回路(10)は差動出力を発生する第一及び第二出力端(Vout1,Vout2)を有し、イコライズ回路（20）は、第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ（TN3）及びＰＭＯＳ ＴＦＴ（TP3）の直列回路（20）によって構成される。 - 特許庁

The present invention is related to the semiconductor device and its manufacturing method, and provides a technology for improving the element operation properties by improving the element migration properties, which can be achieved by changing the STI process in designing a transistor particularly, by impressing compressive stress on a PMOS transistor and relatively small compressive stress on an NMOS transistor.例文帳に追加

本発明は半導体素子及びその製造方法に関し、特にＰＭＯＳトランジスタに圧縮応力を印加し、ＮＭＯＳトランジスタに相対的に小さい圧縮応力を印加するようＳＴＩ工程を変更してトランジスタを設計することにより、素子の移動性を改良し素子の動作特性を向上させることができる技術である。 - 特許庁

A reverse current reduction technique is realized, by mounting a circuit to take in a PWM signal, an output signal of the switching regulator and a supply voltage the and an OR gate for outputting a logic signal for controlling the turning ON/OFF of a PMOS buffer positioning at the output.例文帳に追加

逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。 - 特許庁

One source/drain region of the switch PMOS and the well region are connected to the side of the boosted voltage of a capacity such that an inversely directed voltage is applied to a parasitic diode formed by one source/drain region and the well region, when the boosted voltage formed in the capacity becomes higher than the power supply voltage.例文帳に追加

容量で形成された昇圧電圧が電源電圧より高くなった時に、一方のソース領域またはドレイン領域とウェル領域によって形成される寄生ダイオードに対し逆方向電圧が印加されるように、スイッチＰＭＯＳの一方のソース領域またはドレイン領域およびウェル領域が容量の昇圧電圧側に接続されている。 - 特許庁

However, since a first transistor for compensation is turned on by the output signal of a predriver at the same time with when the NMOS of the driver on the output stage is turned on and the PMOS of the driver on the output stage is quickly turned off, the power consumption of the through- current is reduced, and an output terminal is also quickly discharged and driven to a low level.例文帳に追加

しかし、プリドライバの出力信号により、出力段のドライバのＮＭＯＳがオンするのと同時に第１の補償用トランジスタがオンされ、出力段のドライバのＰＭＯＳが素早くオフされるので、貫通電流による消費電力が削減されると共に、出力端子は素早くディスチャージされ、ロウレベルにドライブされる。 - 特許庁

A bias control circuit C36 in a 1st voltage step-down power supply circuit C33b of the output circuit C33 adjusts an on-resistance of a 3rd PMOS transistor(TR) P33 based on a voltage between a feedback input terminal 37 and a reference level input terminal 36 to control a voltage for an 'H' level generated from a power supply level Vdd.例文帳に追加

出力回路Ｃ３３の第１降圧電源回路Ｃ３３ｂでは，バイアス制御回路Ｃ３６によってフィードバック入力端子３７（ノードＢ）と参照電位入力端子３６との電位差に基づき第３ＰＭＯＳトランジスタＰ３３のオン抵抗を調整し，電源電位Ｖｄｄから形成される”Ｈ”レベル用の電圧を制御する。 - 特許庁

A PMOS transistor Q2 provided to short-circuit between a base and an emitter of an N type IGPT when turned off comprises a P diffusion area 5, P diffusion area 6 and a conductive film 10 and a second gate electrode 15 which are provided on a surface of an N-epitaxial layer 2 between the P diffusion area 5 and the P diffusion area 6 through a gate oxide film 21.例文帳に追加

ターンオフ時にＮ型のＩＧＢＴのベース・エミッタ間を短絡するために設けるＰＭＯＳトランジスタＱ２は、Ｐ拡散領域５、Ｐ拡散領域６、及びＰ拡散領域５、Ｐ拡散領域６間のＮ^−エピタキシャル層２の表面上にゲート酸化膜２１を介して設けられた導電膜１０及び第２ゲート電極１５により構成される。 - 特許庁

In the CMOS semiconductor element where a gate electrode of two-layer structure consisting of a lower layer metal layer and an upper layer metal layer of different nitrogen content is formed in the NMOS region and the PMOS region on a semiconductor substrate through a gate insulating film, the lower layer metal layer is made shorter than the upper layer metal layer in the gate length direction.例文帳に追加

半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層を前記上層金属層よりゲート長方向の長さを短くする。 - 特許庁

A gate voltage control circuit 30 fixes drain currents Idp and Idn of a PMOS driving transistor 11 and an NMOS driving transistor 14 in the driver 10 by controlling the gate voltages Vgp and Vgn of the transistors 11 and 14, by utilizing a detected bias voltage Vm and voltage drops at replica resistors 33 and 38 constituting the replicas of the terminators Rt.例文帳に追加

ゲート電圧制御回路３０は、検知したバイアス電圧Ｖmと、各々終端抵抗Ｒtのレプリカを構成するレプリカ抵抗３３，３８における電圧ドロップとを利用して、ドライバ１０の中のＰＭＯＳ駆動トランジスタ１１及びＮＭＯＳ駆動トランジスタ１４の各々のゲート電圧Ｖgp及びＶgnを制御することにより、その各々のドレイン電流Ｉdp及びＩdnを一定値に保つ。 - 特許庁

The output driver circuit is constructed to be able to selectively drive transistor groups of MN1 to MNn and MP1 to MPn in accordance with externally inputted current control signals SP1 to SPn and SN1 to SNn such that control signals PD from output control 3 for PMOS transistor 11 and NMOS transistor 12, and load driving capacity of ND are made to be changed.例文帳に追加

外部から入力される電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎに応じて、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎを選択的に駆動可能状態にすることにより、出力制御部３からＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２に対する制御信号ＰＤ及びＮＤの負荷ドライブ能力を変えるようにした。 - 特許庁

The output driver circuit is constructed to be able to selectively drive transistor groups of MN1 to MNn and MP1 to MPn in accordance with externally inputted current control signals SP1 to SPn and SN1 to SNn such that control signals PD from an output control part 3 for a PMOS transistor 11 and an NMOS transistor 12 and load driving capacity of ND are made to be changed.例文帳に追加

外部から入力される電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎに応じて、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎを選択的に駆動可能状態にすることにより、出力制御部３からＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２に対する制御信号ＰＤ及びＮＤの負荷ドライブ能力を変えるようにした。 - 特許庁

Output voltage of a differential amplifier circuit A2 with small amplitude is amplitude-extended by an amplitude extension circuit constituted by an inverter circuit including an NMOS transistor M4 and a resistor R4 so as to fully swing with an amplitude between a grounding voltage to about an input voltage Vin, and inputted to a gate of a PMOS transistor M3 directly controlling an output transistor M1.例文帳に追加

振幅の小さい差動増幅回路Ａ２の出力電圧を、ＮＭＯＳトランジスタＭ４及び抵抗Ｒ４からなるインバータ回路で構成した振幅拡張回路によって、接地電圧から入力電圧Ｖｉｎ近傍までの振幅でフルスイングするように振幅拡張を行って、出力トランジスタＭ１を直接制御するＰＭＯＳトランジスタＭ３のゲートに入力するようにした。 - 特許庁

Then, an output level of a current comparator 3 goes to an L level, that is, a signal denoting an overcurrent state is output, the signal turns on a PMOS transistor 5 to thereby forcibly bring a voltage at an input terminal into a voltage for providing the maximum permissible current to the NMOS transistor 2 thereby placing a limit on a current to the NMOS transistor 1 as an output transistor.例文帳に追加

すると、電流コンパレータ３の出力レベルがＬになり、すなわち過電流状態を表す信号が出力され、この信号により、ＰＭＯＳトランジスタ５がオンになって、入力端子ｉｎの電圧が、強制的に、ＮＭＯＳトランジスタ２に対する許容最大電流を与える電圧になり、出力トランジスタとしてのＮＭＯＳトランジスタ１への電流が制限される。 - 特許庁

This CMOS inverter circuit comprising a PMOS transistor 11, an NMOS transistor 12, etc., is provided with an NMOS transistor 13 connected to the NMOS transistor 12 to increase a source voltage of the NMOS transistor 12, and a DC offset detecting means for detecting a DC offset and applying voltage adjusted so as to reduce the DC offset to the gate of the NMOS transistor 13.例文帳に追加

ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路において、ＮＭＯＳトランジスタ１２のソース電圧を上げるためにＮＭＯＳトランジスタ１２に接続されるＮＭＯＳトランジスタ１３と、ＤＣオフセットを検出してＮＭＯＳトランジスタ１３のゲートにＤＣオフセットを削減するように調整された電圧を印加するＤＣオフセット検出手段とを備える。 - 特許庁

A silicon nitride film 110 is formed on both sidewalls of a silicon nitride film 106 as a sidewall in a PMOS region 100p and in an NMOS region 100n (a primary stress liner film), and a silicon nitride film 112 is formed in the NMOS region 100n such that it covers a full silicide gate electrode 103 and silicon nitride films 106 and 110 (a secondary stress liner film).例文帳に追加

シリコン窒化膜１１０は、ＰＭＯＳ領域１００ｐおよびＮＭＯＳ領域１００ｎにおいて、サイドウォールとしてのシリコン窒化膜１０６の両側壁に形成され（第１のストレスライナー膜）、シリコン窒化膜１１２は、ＮＭＯＳ領域１００ｎにおいて、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６，１１０を覆うように形成される（第２のストレスライナー膜）。 - 特許庁

To provide a method for manufacturing a MOS-type field effect transistor for greatly improving the mobility of the electrons and positive holes of an nMOS and a pMOS and increasing speed and reducing power consumption by giving a larger tensile strain than that of a conventional structure laterally to a strain Si channel without increasing the Ge composition of a relaxation SiGe layer.例文帳に追加

緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。 - 特許庁

A semiconductor device 100 is of a BiCMOS type in which in PMOS and NMOS regions 18 and 20, as in prior art BiCMOS semiconductor device, a P+-region 48 (source/drain region), an N+-region 44 (source/drain region) and a gate electrode 40 are silicided in their surface layers, for example, as a silicide layer 70.例文帳に追加

本半導体装置１００は、ＢｉＣＭＯＳ半導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ^+ 領域４８（ソース／ドレイン領域）、Ｎ^+ 領域４４（ソース／ドレイン領域）及びゲート電極４０の表層がシリサイド化され、例えばＣｏＳｉからなるシリサイド層７０が形成されている。 - 特許庁

A dual-gate CMOS semiconductor device comprises a silicon semiconductor substrate 101, a P-well 102 and an N-well 103 formed on the silicon semiconductor substrate 101 respectively, a field oxide film 104 formed on the P-well 102 and the N-well 103, an NMOS transistor formed on the P-well 102, and a PMOS transistor formed on the N-well 103.例文帳に追加

デュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。 - 特許庁

When output voltage Vo is a predetermined value Vb or less, the current limiting circuit 5 stops operation of a second error amplifier circuit AMP2 by turning OFF a switch SW to attain an interrupted state, and turning OFF a PMOS transistor M9 that is a constant current source for supplying current to a differential pair of the second error amplifier circuit AMP2.例文帳に追加

出力電圧Ｖｏが所定値Ｖｂ以下になると電流制限回路５によってスイッチＳＷをオフさせて遮断状態になるようにして、第２の誤差増幅回路ＡＭＰ２の差動対に電流を供給する定電流源をなすＰＭＯＳトランジスタＭ９をオフさせて電流供給を停止させ、第２の誤差増幅回路ＡＭＰ２の動作を停止させるようにした。 - 特許庁