「PmOS」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

Next, if the output for the row selection becomes high, the pMOS selector switch 41 of the selected row is turned off and the nMOS non-selector switch 42 is turned on, and the output voltage Gi lowers from the selection voltage VGON to the non-selection voltage VGOFF.例文帳に追加

次に、行選択バルスの出力が高くなると、選択行のｐＭＯＳ選択スイッチ４１がオフし、ｎＭＯＳ非選択スイッチ４２がオンし、出力電圧Ｇｉが選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦへと低下する。 - 特許庁

A power source switch circuit is configured of two PMOS transistors M1 and M2, and pull-up circuits 22 and 23 are respectively connected to the gate terminals, and a pull-down circuit 24 to which a charge pump circuit 25 for generating a negative voltage is connected is commonly connected to the gate terminals.例文帳に追加

電源スイッチ回路を２個のＰＭＯＳトランジスタＭ１．Ｍ２で構成し、そのゲート端子にそれぞれプルアップ回路２２，２３を接続し、負電圧を生成するチャージポンプ回路２５を接続したプルダウン回路２４をゲート端子共通に接続する。 - 特許庁

When a data bus control enable signal BE is set to "H", a PMOS 4 is turned on in the case that the two-way bus 1 is in an inactive state ( when a data bus active signal BA is logical "L"), and the two-way bus is pulled down via a pull-down resistor 5.例文帳に追加

データバス制御イネーブル信号ＢＥを“Ｈ”に設定すると、双方向バス１が非使用状態（データバスアクティブ信号ＢＡが“Ｌ”）のときにＰＭＯＳ４がオンとなり、この双方向バス１は、プルダウン抵抗５を介してプルダウンされる。 - 特許庁

A current mirror circuit 1b comprising PMOS transistors 12 and 13 for feeding constant current, an NPN transistor 14 and resistances 16 and 17 is connected to a current mirror circuit 1a comprising NMOS transistors 2 and 3 whose gates are connected through a transfer gate 5.例文帳に追加

トランスファーゲート５を介してゲート間が接続されたＮＭＯＳトランジスタ２，３からなるカレントミラー回路１ａに、定電流を供給するＰＭＯＳトランジスタ１２，１３とＮＰＮトランジスタ１４と抵抗１６，１７からなるカレントミラー回路１ｂを接続する。 - 特許庁

Meanwhile, the second DA conversion circuit 32 has a second PMOS transistor Mp10 which outputs a gradation potential VN4 of the common potential VCOM or more in addition to an NMOS transistor outputting the gradation potential of the common potential VCOM or less.例文帳に追加

一方、第２ＤＡ変換回路３２は、コモン電位ＶＣＯＭ以下の階調電位を出力するＮＭＯＳトランジスタに加えて、コモン電位ＶＣＯＭ以上の階調電位ＶＮ４を出力する第２ＰＭＯＳトランジスタＭｐ１０を有する。 - 特許庁

The reference output common voltage Voutcm-ideal of the replica circuit 4 is set in such a way that a potential difference between the power supply voltage Vdd and an output common voltage Voutcm becomes a value lower than a threshold voltage Vth of the diode-connected PMOS transistors MP1 and MP2.例文帳に追加

電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、レプリカ回路４の基準出力コモン電圧Ｖoutcm_idealを設定する。 - 特許庁

The PMOS transistor p11 outputs a predetermined voltage when the first signal PGS is fed from the differential amplification circuit 13, and outputs the external power source voltage when the second signal PGS is fed from the differential amplification circuit 13.例文帳に追加

ＰＭＯＳトランジスタｐ１１は、差動増幅回路１３から第１信号ＰＧＳが供給されたとき前記所定電圧を出力し、差動増幅回路１３から第２信号ＰＧＳが供給されたとき外部電源電圧を出力する。 - 特許庁

When load current made to flow through a load circuit connected to an output node NO exceeds the supply capability of a constant current circuit 40, insufficient load current is supplied from a PMOS 31 connected in parallel with the constant current circuit 40.例文帳に追加

出力ノードＮＯに接続される負荷回路に流れる負荷電流が、定電流回路４０の供給能力を越えたときには、この定電流回路４０に並列に接続されたＰＭＯＳ３１から不足分の負荷電流が供給される。 - 特許庁

To provide a semiconductor device having an Si/SiGe gate electrode structure having appropriately controlled Ge concentration distribution and shape each in a pMOS and an nMOS suited for a fined CMOS semiconductor device.例文帳に追加

微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。 - 特許庁

In a method of manufacturing the semiconductor device, the semiconductor device provided with the PMOS and NMOS regions is formed by forming an oxide film on a substrate and a polycrystalline silicon film only on the surface of the oxide film in the NMOS region.例文帳に追加

半導体装置の製造方法において、ＰＭＯＳ領域とＮＭＯＳ領域とを備える半導体装置の形成方法において、基板に、酸化膜を形成し、ＮＭＯＳ領域にのみ酸化膜の表面に多結晶シリコン膜を形成する。 - 特許庁

A wiring switch 15B is connected between the series connection circuit of a PMOS transistor 10, an NMOS transistor 11 and another NMOS transistor 12, which are connected between a power supplying wiring VDD and a ground wire GND, and the other NMOS transistor.例文帳に追加

電源供給線ＶＤＤとグランド線ＧＮＤの間に接続されたＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との直列接続回路と、インバータ１３の入力端との間に、配線スイッチ１５Ｂが接続されている。 - 特許庁

A PMOS transistor QP is provided with a gate electrode GP, and an n-type well 31 faced through a gate insulating film 5 and an NMOS transistor QN is provided with a gate electrode GN and a p-type well 32 faced through the gate insulating film 5 to this.例文帳に追加

ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。 - 特許庁

The anode region of the photodiode corresponds to either PLDD region of a PMOS transistor or the P well of an NMOS transistor and two different photodiode structures having different anode region depths, and thereby a different thickness of drift region, are provided.例文帳に追加

該ホトダイオードのアノード領域はＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳトランジスタのＰウエルのいずれかに対応しており、異なるアノード領域深さ、従って異なるドリフト領域厚さを有する２つの異なるホトダイオード構造を提供する。 - 特許庁

A switch circuit is provided in which the potential of an output terminal is buffered by an amplification factor of 1, and only when the input/output terminals are brought into a non-conducting state, the potentials of the second NMOS transistor and the second PMOS transistor may be the same as the buffered potential.例文帳に追加

出力端子の電位を増幅率１でバッファし、入力／出力端子間が非導通状態となった場合のみ第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのソース電位がそのバッファした電位と等しくなるようなスイッチ回路を設ける。 - 特許庁

Further, a PMOS transistor QP4 and NMOS transistor QN3 for stress alleviation are added to the word line driver 120a, or a word line bias control circuit 210 which actively controls a supply bias at the reset starting time and reset period, is added at the word line setting.例文帳に追加

更に、ストレス緩和用のＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ３をワード線ドライバ１２０ａに追加したり、ワード線セット時、リセット開始時及びリセット期間で供給バイアスをアクティブに制御するワード線バイアス制御回路２１０を追加したりする。 - 特許庁

For example, a constant current circuit IS is set, which is provided with a startup circuit ST-UP, a current bias circuit IBIAS, a temperature correction circuit T-CPS, switch circuits SW1 and SW2, precharge circuits PC1 and PC2, and PMOS transistors MP1 and MP2.例文帳に追加

例えば、スタートアップ回路ＳＴ−ＵＰと、電流バイアス回路ＩＢＩＡＳと、温度補正回路Ｔ−ＣＰＳと、スイッチ回路ＳＷ１，ＳＷ２と、プリチャージ回路ＰＣ１，ＰＣ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えた定電流回路ＩＳを設ける。 - 特許庁

The number of selective current generation circuits connected in parallel to the basic current generation circuit 12 is controlled, thereby varying the dynamic range and the inclination of a current I3 flowing to the NMOS transistor MP6 and a current I4 flowing to the PMOS transistor MP7.例文帳に追加

基本電流生成回路１２に並列接続させる選択電流生成回路の数を制御することにより、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させる。 - 特許庁

A conducting period controller 123 controls driving time of a dummy buffer 101 which adjusts driving ability of a PMOS transistor of an output buffer 2 and driving time of a dummy buffer 111 which adjusts driving ability of a NMOS transistor of the output buffer 2.例文帳に追加

出力バッファ２のＰＭＯＳトランジスタの駆動能力を調整するダミーバッファ１０１の駆動時間および出力バッファ２のＮＭＯＳトランジスタの駆動能力を調整するダミーバッファ１１１の駆動時間を導通期間制御部１２３により制御する。 - 特許庁

In the sense operation, a positive feed/back circuit comprising the PMOS Q1 and NMOS Q4 contained in the complementary F/F is formed in the sense amplifier circuit, to shift from a high sensitivity sense operation for amplifying a minute signal voltage for restoring operation.例文帳に追加

前記センス動作において、相補型Ｆ／Ｆに含まれるＰＭＯＳ、Ｑ1及びＮＭＯＳ、Ｑ4からなる正の帰還回路が前記センスアンプ回路内に形成され、微小信号電圧を増幅する高感度なセンス動作に引き続きリストア動作に移行することができる。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁

One terminal of a resistor 15 is connected to the drain of the pMOS transistor 13 and the gate of an nMOS transistor 11, and the other material of the resistor 15 is connected to the drain of the nMOS transistor 11, and the source of the nMOS transistor 11 is connected to ground VSS.例文帳に追加

抵抗１５の一方の端子がｐＭＯＳトランジスタ１３のドレインと、ｎＭＯＳトランジスタ１１のゲートに接続してあり、抵抗１５の他方の端子がｎＭＯＳトランジスタ１１のドレインに接続してあり、ｎＭＯＳトランジスタ１１のソースがグランド（Ｖ_SS）に接続してある。 - 特許庁

Moreover, an NMOS sense amplifier 15N is also constituted similarly with the PMOS sense amplifier and in the case of reading out data from a memory array MC1 the gates 10A, 11A are kept turned on by fixing sources of NMOS transistors 153, 154 to a potential Vss.例文帳に追加

ＮＭＯＳセンスアンプ１５ＮもＰＭＯＳセンスアンプと同様に構成されており、メモリセルアレイＭＣ１からデータを読み出す場合には、ＮＭＯＳトランジスタ１５３及び１５４のソースを電位Ｖｓｓに固定して転送ゲート１０Ａ及び１１Ａをオンにしておく。 - 特許庁

A PMOS transistor QP is provided with a gate electrode GP and an n-type well 31 faced through a gate insulating film 5 to this, and an NMOS transistor QN is provided with a gate electrode GN and a p-type well 32 faced through the gate insulating film 5 to this.例文帳に追加

ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。 - 特許庁

A semiconductor integrated circuit 100 is provided with the internal power supply line 130 for supplying power to an internal circuit, a common pin 120 which can be used as the signal pin of the internal circuit or a power source pin, and a switching element 110 constituted of a PMOS transistor 160.例文帳に追加

半導体集積回路１００は、内部回路に電源を供給する内部電源線１３０と、内部回路の信号ピン又は電源ピンとして利用可能な共用ピン１２０と、ＰＭＯＳトランジスタ１６０からなるスイッチ素子１１０を備える。 - 特許庁

In the battery device provided with the battery-state monitoring circuit, the respective gate voltages of a PMOS transistor 16 and an NMOS transistor 17, which together form a voltage detection circuit for detecting a voltage of around 0 V of the secondary battery, are applied by a voltage-dividing resistor circuit 23 connected to both ends of the secondary battery.例文帳に追加

二次電池の０Ｖ付近の電圧を検出する電圧検出回路を構成するＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７のゲート電圧を、二次電池の両端に接続した分圧抵抗回路２３によって与えるような構成とした。 - 特許庁

The time for turning the PMOS transistor PM3 on by a driver circuit DV1 when the output signal of an inverter INV4 is L is regulated by an error amplifier TA1 depending on an error occurring in an inverted output voltage being applied to an output terminal O1.例文帳に追加

インバータＩＮＶ４の出力信号がＬとなっている間にドライバー回路ＤＶ１がＰＭＯＳトランジスタＰＭ３をオンさせる時間は、出力端子Ｏ１に印加される反転出力電圧に生じた誤差に応じて誤差増幅器ＴＡ１により調整される。 - 特許庁

The CMOS element includes an epitaxial layer formed on a substrate, first and second semiconductor layers are formed on different regions in the epitaxial layer, and a PMOS transistor and an NMOS transistor are formed on the first and the second semiconductor layers.例文帳に追加

基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。 - 特許庁

A pMOS transistor comprises a gate electrode 5, which is formed on a semiconductor substrate 1 via a gate insulating film 4, and a p-type extension layer 11p, which contains p-type impurities and is formed on the semiconductor substrate 1 on both sides of the gate electrode 5.例文帳に追加

ｐＭＯＳトランジスタは、半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側における半導体基板１上に形成され、ｐ型不純物を含有するｐ型エクステンション層１１ｐとを有する。 - 特許庁

An NMOS (n-pole metal insulator transistor) and a PMOS (p-pole metal insulator transistor), whose gate electrodes 10n, 10p are constituted of a conductive type silicon film reversed to the conductive type semiconductor region for source drain, are formed in a first circumferential circuit unit which requires low consumption operation and a memory unit.例文帳に追加

低消費動作が要求される第１の周辺回路部およびメモリセル部には、ゲート電極１０ｎ，１０ｐがソース・ドレイン用の半導体領域の導電型とは逆の導電型のシリコン膜で構成されたＮＭＯＳ，ＰＭＯＳを形成する。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

The rectification circuit comprises a pair diode composed of PMOS transistors P1 and P2 each having a gate also serving as a source, and a pair switch composed of NMOS transistors N1 and N2 where the gate of one NMOS transistor is connected with the drain of the other NMOS transistor.例文帳に追加

本発明にかかる整流回路は、ゲートをソースと共通化したＰＭＯＳトランジスタＰ１、Ｐ２により構成されるダイオード対と、ゲートを他方のＮＭＯＳトランジスタのドレインと接続したＮＭＯＳトランジスタＮ１、Ｎ２より構成されるスイッチ対とを備えている。 - 特許庁

The control circuit has first to third logic circuits (29, 42, and 23), and when an interconnection path (54) is selected by an aluminum master slice, keeps the pMOS (39) and nMOS (40) in an OFF state and allows the nMOS's (26 and 27) to perform the push-pull output operation.例文帳に追加

制御回路は、第１、第２及び第３論理回路（２９，４２，２３）を有し、アルミマスタスライスにより配線経路（５４）が選択されると、ｐＭＯＳ（３９）及びｎＭＯＳ（４０）をオフ状態に保ち、ｎＭＯＳ（２６，２７）によるＮＭＯＳプッシュプル出力動作を可能とする。 - 特許庁

The semiconductor integrated circuit device is provided with NMOS transistors N0-N3 arranged for pairs of bit line, PMOS transistors P0-P3 arranged in a pair of input and output lines IO and IOB, and transistors N5 and N6 receiving a pulse signal at a gate.例文帳に追加

半導体集積回路装置は、ビット線対に対して配置されるＮＭＯＳトランジスタＮ０〜Ｎ３、データ入出力線対ＩＯ，ＩＯＢに配置されるＰＭＯＳトランジスタＰ０〜Ｐ３ならびにパルス信号をゲートに受けるトランジスタＮ５およびＮ６を備える。 - 特許庁

The on resistances of the PMOS 17 and NMOS 18, a resistance 15 and an output of a lag lead filter due to a capacitor 16 are given to a VCO (voltage controlled oscillator) 2 as a control voltage VC, and an oscillation signal FV having a prescribed response characteristic can be obtained.例文帳に追加

ＰＭＯＳ１７とＮＭＯＳ１８のオン抵抗、抵抗１５、及びキャパシタ１６によるラグリードフィルタの出力は制御電圧ＶＣとしてＶＣＯ（電圧制御発振回路）２に与えられ、所定の応答特性を有する発振信号ＦＶが得られる。 - 特許庁

To obtain a fabrication method of Bi-CMOS semiconductor device in which ion implantation conditions can be set independently for the emitter region of a vertical PNP bipolar transistor and the source-drain region of a PMOS transistor without requiring additional photoresist processes.例文帳に追加

Ｂｉ−ＣＭＯＳ半導体装置の製造方法において、フォトレジスト工程を追加することなく、縦型ＰＮＰ型バイポーラトランジスタのエミッタ領域とＰＭＯＳトランジスタのソース／ドレイン領域とのイオン注入条件をそれぞれ独立に設定することができるようにする。 - 特許庁

To provide a semiconductor apparatus with a structure in which an SiGe layer is formed in a source-drain region of a PMOS transistor and the upper surface of the SiGe layer is silicided, wherein a contact resistance between the source-drain region and the metal silicide can be reduced.例文帳に追加

ＰＭＯＳトランジスタのソース・ドレイン領域にＳｉＧｅ層が形成されており、当該ＳｉＧｅ層の上面がシリサイド化されている構成において、ソース・ドレイン領域と金属シリサイドとの接触抵抗の低減を図ることができる半導体装置を提供する。 - 特許庁

By this resistance control, the PMOS transistor 15m makes output from the memory cell array 16m as voltage and can input it to a sense amplifier circuit 18 so that degradation of threshold voltage difference of the memory cell of the memory cell array 16m due to repetition of rewriting operation is corrected.例文帳に追加

この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。 - 特許庁

A node NX is connected to a ground level GND via an NMOS 11 whose gate is fixedly connected to the ground level GND and further connected to a power line 10 via a MOS capacitor 12 formed by connecting the drain and source of a PMOS in common.例文帳に追加

ノードＮＸはゲートが接地電位ＧＮＤに固定接続されたＮＭＯＳ１１を介して接地電位ＧＮＤに接続されると共に、ＰＭＯＳのドレインとソースを共通接続したＭＯＳ容量１２を介して電源ライン１０に接続されている。 - 特許庁

When conducting the source voltage Vdd or the ground voltage Vss and the output node OUT, the PMOS transistor Tp81 and the NMOS transistor Tn81 are driven on by a pulse signal PLS1 and when shutting off the conduction, the Tp80 and the Tn80 are driven off by a pulse signal PLS2.例文帳に追加

そして、Ｔｐ８１およびＴｎ８１は、パルス信号ＰＬＳ１によってＶｄｄ又はＶｓｓとＯＵＴの間を導通させる際にオンに駆動し、Ｔｐ８０およびＴｎ８０は、パルス信号ＰＬＳ２によってこの導通を遮断させる際にオフに駆動する。 - 特許庁

In a mid-point potential control circuit 20, a power source voltage VCC is connected to anode of a reverse-current preventive diode 22 and an node of a potential VM via a PMOS transistor 21, and a cathode of the diode 22 is connected to a ground line via a transistor 23.例文帳に追加

中点電位制御回路２０では、電源電位ＶＣＣがＰＭＯＳトランジスタ２１を介して逆流防止用ダイオード２２のアノード及び電位ＶＭのノードに接続され、ダイオード２２のカソードはＮＭＯＳトランジスタ２３を介してグランド線に接続されている。 - 特許庁

Also, because of the presence of a range of voltages at which outputting is possible owing to the intervention of the NMOS transistors Tr5 and Tr6, optimization is so achieved as to maximize the region in which linearity is kept by shifting the threshold voltage Vth of the PMOS transistors Tr13 and Tr14 for source follower use.例文帳に追加

また、トランジスタＴｒ５、Ｔｒ６が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４の閾値電圧Ｖthのシフトによって線形性を保つ領域が最大になるように最適化する。 - 特許庁

The SRAM cell has two PMOS transistors and five NMOS transistors, with a central part as an Nwell area and with its both sides as an Pwell area, and the height of one side of the Pwell area is high, and its one cell is an area of L shape.例文帳に追加

ＳＲＡＭセルはＰＭＯＳトランジスタ２個、ＮＭＯＳトランジスタ５個で構成され、中央部にＮｗｅｌｌ領域、その両側にＰｗｅｌｌ領域とし、片側のＰｗｅｌｌ領域の高さが高く、１セルとしてはＬ字形の領域とする。 - 特許庁

The shorting transistor which can be either a P-channel Metal Oxide Semiconductor (PMOS) device or an N-channel Metal Oxide Semiconductor (NMOS) device and can be controlled utilizing the same clock that enables the drive of the signals between which charge-sharing occurs.例文帳に追加

短絡トランジスタはＰチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスまたはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスのいずれかであり、電荷共有が起きる間での信号の起動を可能にする同じクロックを利用して制御されることができる。 - 特許庁

Because only one set of the PMOS and the NMOS are connected between a power supply potential VCC and a ground potential GND, the constant reference voltage VREF not depending on an ambient temperature and the power supply potential VCC can be obtained even if a power supply voltage is the low power supply voltage of about 1.5 V.例文帳に追加

電源電位ＶＣＣと接地電位ＧＮＤ間には、１組のＰＭＯＳとＮＭＯＳだけが接続されるので、１．５Ｖ程度の低電源電圧でも、電源電位ＶＣＣと周囲温度に依存しない一定の基準電圧ＶＲＥＦが得られる。 - 特許庁

The anode region of the photodiode corresponds to either of the PLDD region of a PMOS transistor or the P-well of an NMOS transistor and two different photodiode structures having different anode region depths, and thereby a different drift region thickness, are provided.例文帳に追加

該ホトダイオードのアノード領域はＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳトランジスタのＰウエルのいずれかに対応しており、異なるアノード領域深さ、従って異なるドリフト領域厚さを有する２つの異なるホトダイオード構造を提供する。 - 特許庁