「PmOS」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

A refreshing section 262 reduces the potential VWL of each word line WLBj to Vc with a fixed period Ts, at the same time, reduces a gate potential Vg of a PMOS transistor 252 in the monitor cell 250 with the prescribed depth (amplitude).例文帳に追加

リフレッシュ部２６２は、各ワード線ＷＬＢjの電位Ｖ_WLを一定周期ＴsでＶcまで立ち下げ、これと同時にモニタセル２５０におけるＰＭＯＳトランジスタ２５２のゲート電位Ｖgを所定の深さ（振幅）で立ち下げる。 - 特許庁

Separate transistors 163, 164 are placed between output of one inverter 161 and gates of PMOS and NMOS transistors of the other inverter 162, these transistors 163, 164 can be separately controlled.例文帳に追加

一方のインバータ１６１の出力と、他方のインバータ１６２のＰＭＯＳおよびＮＭＯＳトランジスタのゲートとの間に別個のトランジスタ１６３，１６４が配置され、これらのトランジスタ１６３，１６４は別個に制御可能である。 - 特許庁

The value of the current output from an output transistor PMOS 3 is determined in proportion to transistors 6, 9, 10 and by the value of the resistors 7, 8, and also the change of the output current due to the temperature is offset.例文帳に追加

トランジスタ６，９，１０の比と、抵抗７，８の抵抗値によって、出力トランジスタＰＭＯＳ３から出力する出力電流値が設定されると共に、温度による出力電流の変化が相殺される。 - 特許庁

A voltage in response to the difference between a threshold voltage of the transistor Q1 and a threshold voltage of the transistor Q2 is generated as a reference voltage in a common connection part of both PMOS transistors.例文帳に追加

そして、ＰＭＯＳトランジスタＱ１のしきい値電圧とＰＭＯＳトランジスタＱ２のしきい値電圧との差に応じた電圧を、両ＭＯＳトランジスタの共通接続部に基準電圧として発生するようになっている。 - 特許庁

A body bias control circuit couples the body of the upper NMOS transistor to a voltage source equal to HVDD-Vbe and connects the body of the lower PMOS transistor to voltage source equal to HVDD+Vbe.例文帳に追加

ボディバイアス制御回路が上側ＮＭＯＳトランジスタのボディをＨＶＤＤ−Ｖｂｅに等しい電圧源へ結合させ、且つ下側ＰＭＯＳトランジスタのボディをＨＶＤＤ＋Ｖｂｅに等しい電圧源へ接続させる。 - 特許庁

Then, a Vth drift of the pair of the PMOS transistors QP1 and QP2 for a differential input and the pair of the NMOS transistors QN1 and QN2 for a differential input is set, so as to make offset drift small.例文帳に追加

そして、オフセットドリフトを小さくするように、一対の差動入力用ＰＭＯＳトランジスタＱＰ１とＱＰ２と一対の差動入力用ＮＭＯＳトランジスタＱＮ１とＱＮ２のＶｔｈドリフトが設定されている。 - 特許庁

Even when the temperature changes and the resistance values of the resistors 2, 3 and 8 change, the value of the hysteresis voltage set by supplying the drain current of the PMOS 4 to the connection point of the resistor 2 and the resistor 3 is not changed.例文帳に追加

温度が変化して抵抗２，３，８の抵抗値が変化しても、ＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより設定されるヒステリシス電圧の値は、変化しない。 - 特許庁

To provide a semiconductor device joined to another substrate to improve subthreshold characteristics of a PMOS transistor formed on a thinned substrate layer, and to provide a method of manufacturing the semiconductor device, and a display device.例文帳に追加

他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供する。 - 特許庁

To provide an input buffer circuit, an integrated circuit device and an electronic apparatus which avoid the generation of a deterioration mode in which threshold voltages of PMOS transistors shift, and attain highly reliable operations for a long period of time.例文帳に追加

ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路、集積回路装置及び電子機器を提供すること。 - 特許庁

To provide a method of manufacturing a semiconductor device in which the activating rate of B is improved by introducing Ge into the gate electrode of a PMOS transistor and the B can be distributed uniformly in the gate electrode in a vertical direction.例文帳に追加

ＰＭＯＳトランジスタのゲート電極中にＧｅを導入してＢの活性化率を高めた半導体装置において、ゲート電極の縦方向にボロンを均一に分布させることのできる技術が要求されている。 - 特許庁

In addition, it is also provided with NMOS transistors 107a and 107b formed on the p-type wells 103a and 103b and PMOS transistors 105a, 105b and 105c formed on the n-type well 101.例文帳に追加

また、半導体装置は、Ｐ型ウェル１０３ａ、１０３ｂ上に設けられている、ＮＭＯＳトランジスタ１０７ａ、１０７ｂと、Ｎ型ウェル１０１上に設けられている、ＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃと、を備える。 - 特許庁

The source voltage input end (12) of a PMOS transistor and a substrate voltage input end (11) of an NMOS transistor in a first functional block (10a) are connected to voltage supply ends (42 and 41), respectively.例文帳に追加

第１の機能ブロック（１０ａ）のＰＭＯＳトランジスタのソース電圧入力端（１２）及びＮＭＯＳトランジスタの基板電圧入力端（１１）は、それぞれ、電圧供給端（４２及び４１）に接続されている。 - 特許庁

The drain of the PMOS transistor 10, the source of the NMOS transistor 11, the source of the NMOS transistor 12 and the input terminal of an inverter 13 are respectively connected to the terminals A, C, B, O of the wiring switch 15B.例文帳に追加

ＰＭＯＳトランジスタ１０のドレイン、ＮＭＯＳトランジスタ１１のソース、ＮＭＯＳトランジスタ１２のソース及びインバータ１３の入力端はそれぞれ、配線スイッチ１５Ｂの端部Ａ、Ｃ、Ｂ及びＯに接続されている。 - 特許庁

A second PMOS transistor 11 whose gate inputs a signal is inputted from the output node 15 by inverting it, and whose one semiconductor area is connected to the power supply voltage is connected to the output node 15.例文帳に追加

その出力ノード１５からの信号を反転して、ゲートに入力し、その半導体領域の片方を電源電圧に接続した第２のＰＭＯＳトランジスタ１１を前記出力ノード１５に接続する。 - 特許庁

Well-bias selectors of PMOS and NMOS select the highest or lowest effective voltage to apply respectively and bias a corresponding well area so as not to impose an excess electrical stress on a device switching terminal.例文帳に追加

ＰＭＯＳおよびＮＭＯＳウェル・バイアスセレクタは、それぞれ、有効な最高または最低電圧を選択して印加し、対応するウェル領域をバイアスし、デバイススイッチング端子に過剰な電気的ストレスがかからないようにする。 - 特許庁

A source follower circuit which comprises the PMOS transistor is interposed in the front stage of each input of a differential circuit and the input voltage is shifted up in level by its gate-source potential difference and supplied to the differential circuit.例文帳に追加

差動回路の各入力の前段にＰＭＯＳトランジスタで構成したソースフォロワ回路を介在させ、入力電圧をそのゲート、ソース間電位差分だけプラス方向にレベルシフトさせて差動回路に供給する。 - 特許庁

The NMOS transistor Q11 is formed in the P-type semiconductor substrate, and the PMOS transistors Q12 to Q14 are formed in a N-type first well formed in the P-type semiconductor substrate.例文帳に追加

ＮＭＯＳトランジスタＱ１１は、Ｐ型半導体基板内に形成するようにし、ＰＭＯＳトランジスタＱ１２〜Ｑ１４は、そのＰ型半導体基板内に形成されたＮ型の第１のウェル内に形成するようにした。 - 特許庁

At the time of driving the piezoelectric element, a level shifter 48 outputs a signal that has a maximum potential equal to that of the applied voltage HV1 and an amplitude smaller than that of the same, to a gate of the PMOS 52A.例文帳に追加

レベルシフタ４８は、圧電素子を駆動させる際に、制御信号として、最大電位が印加電圧ＨＶ１と同じで、振幅が、印加電圧の振幅より小さい信号をＰＭＯＳ５２Ａのゲートに出力する。 - 特許庁

A plurality of kinds of CMOS logical cell are manufactured by adding or deleting a wiring pattern of a CMOS original cell formed by adjacently arranging a PMOS region IP and an NMOS region IN in mutually plane symmetrically.例文帳に追加

ＰＭＯＳ領域１ＰとＮＭＯＳ領域１Ｎとが互いに面対称に隣接して形成されたＣＭＯＳ原セルの配線パターンを追加し又は削除して複数種のＣＭＯＳ論理セルを作成する。 - 特許庁

The first clamping circuit CLAMP1 ensures a voltage between the gate and the source/drain of a PMOS transistor P1, that supplies a pumped voltage, so that a voltage between a drain/source of the transistor P1 does not exceed a predetermined voltage.例文帳に追加

第１クランプ回路ＣＬＡＭＰ１は、ポンプ電圧を供給するＰＭＯＳトランジスタＰ１のドレイン／ソースが所定電圧を超えないように、トランジスタＰ１のゲートとソース／ドレインとの間の電圧を確保する。 - 特許庁

To provide a differential amplifier circuit and an integrated circuit device that suppress generation of an output offset voltage by maximally preventing occurrence of NBTI in two PMOS transistors constituting a differential pair.例文帳に追加

差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を可能な限り防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供すること。 - 特許庁

The first and second parameters of at least two first gate electrodes and two second gate electrodes prescribe the work functions of the PMOS and the NMOS transistors, respectively.例文帳に追加

上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 - 特許庁

An SRAM cell 1 comprises a pair of inverters employing load PMOS transistors Qp1 and Qp2 having a polysilicon film 5 functioning as a gate electrode and gate interconnect line, and a salicide layer 6 formed thereon.例文帳に追加

ＳＲＡＭセル１は、ゲート電極およびゲート配線として機能するポリシリコン膜５とその上に形成されたサリサイド層６とを有する負荷ＰＭＯＳトランジスタＱp1、Ｑp2を用いた一対のインバータを具備する。 - 特許庁

A microcomputer includes nMOS's (26 and 27), pMOS (39), and nMOS (40) which are connected in series between an external interface terminal (20) and power supply terminals (24 and 37) and ground terminals (25 and 38), and a control circuit.例文帳に追加

マイクロコンピュータは、外部インタフェース端子（２０）と、電源端子（２４，３７）とグランド端子（２５，３８）の間に直列接続される、ｎＭＯＳ（２６，２７）、ｐＭＯＳ（３９）及びｎＭＯＳ（４０）と、制御回路とを有する。 - 特許庁

The voltage of the node N4 is applied to a voltage control part 30, and a control voltage VC in accordance with the difference from a source voltage of a PMOS 33 is generated to control an output voltage VOUT of the step-up part 40.例文帳に追加

ノードＮ４の電圧は電圧制御部３０に与えられ、ＰＭＯＳ３３のソース電圧との差に応じた制御電圧ＶＣが生成され、昇圧部４０の出力電圧ＶＯＵＴを制御する。 - 特許庁

A threshold voltage VT is generated by a feedback amplifying circuit composed of a differential type comparing part 30 and an amplifying part 40, based on a reference voltage VR, to be fed to a gate of a PMOS 12 in an input part 10.例文帳に追加

差動型の比較部３０と増幅部４０で構成される帰還増幅回路により、基準電圧ＶＲに基づいて閾値電圧ＶＴが生成され、入力部１０のＰＭＯＳ１２のゲートに与えられる。 - 特許庁

A source of the first PMOS (Q1) is connected to a sub-word line inverse signal (FXT) to which the sub-word line (FXB)is reversed, and a source of the first NMOS (Q2) is connected to a first negative potential (VKK).例文帳に追加

前記第１ＰＭＯＳ（Ｑ１）のソースは前記サブワード線（ＦＸＢ）を反転したサブワード線反転信号（ＦＸＴ）に接続され、前記第１ＮＭＯＳ（Ｑ２）のソースは第１負電位（ＶKK）に接続される。 - 特許庁

A nonvolatile memory cell, an nMOS transistor and a pMOS transistor are formed on the surface of an Si substrate 1, and then an interlayer dielectric 19 is formed to cover them.例文帳に追加

Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。 - 特許庁

A signal line LS is driven by a source follower circuit 20 by a PMOS or NMOS and the potential of the signal line LS is set at a specified potential in a specified period so as to correspond to driving of the signal line SL.例文帳に追加

本発明は、ＰＭＯＳ又はＮＭＯＳによるソースフォロワ回路２０により信号線ＬＳを駆動し、この信号線ＬＳの駆動に対応するように、一定周期で、信号線ＬＳの電位を一定の電位に設定する。 - 特許庁

In the PMOS region IP, an N guard ring is formed around the rim part of an N-type well and is connected to a wiring ring A0 of a first metal layer through a contact 10 while a first circuit 4P is formed at the inside of the ring.例文帳に追加

ＰＭＯＳ領域１Ｐは、Ｎ型ウエルの周縁部にＮ^+ガードリングが形成され、これがコンタクトＣ１０を介しメタル１層目の配線リングＡ０に接続され、該リングの内側に第１回路４Ｐが形成されている。 - 特許庁

Between a drain of the PMOS transistor MP6 and a VSS power supply line 2m, there are connected a basic current generation circuit 12 and selective current generation circuits 14-17 selectively connected in parallel to the basic current generation circuit 12.例文帳に追加

ＰＭＯＳトランジスタＭＰ６のドレインとＶＳＳ電源線２との間に、基本電流生成回路１２と、選択により基本電流生成回路１２に並列接続される選択電流生成回路１４〜１７とを接続する。 - 特許庁

At that time, only the resistance components of the PMOS transistor Q3 exists and a differential amplifier does not exist on the path (between the potential VCC and the low-voltage-side terminal C1N of the boosting capacitor) of the current flowing into the capacitor C1.例文帳に追加

その際、容量Ｃ１に流し込む電流の経路（電位ＶＣＣと昇圧容量の低電圧側端子Ｃ１Ｎとの間）上には、ＰＭＯＳトランジスタＱ３の抵抗成分のみが存在し、差動増幅器は介在しない。 - 特許庁

The floating current source includes: a PMOS transistor MP_9 whose source and drain are respectively connected to the first and second terminals; and an NMOS transistor MN_9 whose drain and source are respectively connected to the first and second terminals.例文帳に追加

浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタＭＰ_９と、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタＭＮ_９とを含む。 - 特許庁

A semiconductor IC comprises a decoupling capacitor 201, constituted of a MOS transistor, a pMOS transistor 202 connected between the decoupling capacitor 201 and a power supply, and an nMOS transistor 203 connected between the decoupling capacitor 201 and the ground.例文帳に追加

ＭＯＳトランジスタで構成されたデカップリングコンデンサ２０１と、このデカップリングコンデンサ２０１と電源間に接続されたｐＭＯＳトランジスタ２０２と、デカップリングコンデンサ２０１とグラウンド間に接続されたｎＭＯＳトランジスタ２０３とを備えている。 - 特許庁

A master side latch 11 is provided with an inverter loop, and a PMOS transistor PT 113 as a balancing means is arranged which short-circuits ore separates a first output node H-X and second output node H in synchronism with a synchronization signal Φ.例文帳に追加

マスタ側ラッチ１１にインバータループを備え、第１の出力節点ＨＸおよび第２の出力節点Ｈを同期信号Φに同期して短絡または分離する平衡手段としてのＰＭＯＳトランジスタＰＴ１１３を設ける。 - 特許庁

When a constant-voltage circuit 24 varies an output voltage VOUT of a constant voltage to increase the voltage, a gate voltage and a drain voltage of a PMOS transistor 16 are increased in such a manner that a reference voltage VREF is controlled to be at a high level.例文帳に追加

定電圧回路２４が定電圧の出力電圧ＶＯＵＴを可変して高くする場合、基準電圧ＶＲＥＦが高く制御されることにより、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧が高くなる。 - 特許庁

To provide a circuit preventing an output voltage immediately after power source fluctuation from getting stabilized at 0 V, in a band gap constant voltage circuit configured by combining PMOS transistors, NMOS transistors, bipolar transistors and registers.例文帳に追加

ＰＭＯＳトランジスタとＮＭＯＳトランジスタとバイポーラトランジスタ及び抵抗を組み合わせて構成されるバンドギャップ定電圧回路において、電源変動直後出力電圧が０Ｖで安定してしまうことを防ぐ回路を提供する。 - 特許庁

The gate electrode of the PMOS transistor QP12 and a back gate terminal BP12 are connected through a resistor R1, and the gate electrode of the NMOS transistor QN12 and a back gate terminal BN12 are connected through a resistor R2.例文帳に追加

ＰＭＯＳトランジスタＱＰ１２のゲート電極とバックゲート端子ＢＰ１２とが抵抗Ｒ１を介して接続され、ＮＭＯＳトランジスタＱＮ１２のゲート電極とバックゲート端子ＢＮ１２とが抵抗Ｒ２を介して接続される。 - 特許庁

To provide a decoder of a digital-to-analog converter capable of reducing the number of PMOS and NMOS transistors and a layout area for a metal-contact-poly-structure and also reducing a bump pad pitch.例文帳に追加

ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数及び金属−コンタクト−ポリ構造のためのレイアウト面積を減少させるとともに、バンプパッドのピッチを減少させることが可能なデジタル／アナログ変換器のデコーダを提供する。 - 特許庁

In a PMOS transistor, first silicon layers 21 under bird's beaks in a LOCOS oxide film 7 which are located in a prescribed range from a gate electrode 17 are formed in the same conduction types as a channel region.例文帳に追加

ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってゲート電極１７から所定範囲内に位置する第１バーズビーク下シリコン層２１はチャネル領域と同じ導電型で形成されている。 - 特許庁

When a control circuit charges and discharges bit lines through the virtual power source node, the circuit charges and discharges bit lines by controlling gate voltage of the PMOS and the NMOS transistors to restrict a generated peak current.例文帳に追加

制御回路は、仮想電源ノードを通じてビットラインをチャージしたり、ディスチャージたりする時、発生するピーク電流を制限するために、ＰＭＯＳ及びＮＭＯＳトランジスタのゲート電圧を制御してビットラインをチャージしたり、ディスチャージしたりする。 - 特許庁

A first PMOS transistor 10 for precharging the potential of a data bus 1 is connected through a first NMOS transistor 12 whose gate voltage is set lower than a power supply voltage to an output node 15 by a divided resistor.例文帳に追加

データバス１の電位をプリチャージするための第１のＰＭＯＳトランジスタ１０を、抵抗分割によってゲート電圧を電源電圧よりも低い値に設定された第１のＮＭＯＳトランジスタ１２を介して出力ノード１５に接続する。 - 特許庁

An inverter output terminal Vout is extracted from a connecting point between the MP3 and the MN4, a PMOS output terminal YP is extracted from a connecting point between the MP1 and the MN3, and an NMOS output terminal YN is extracted from a connecting point between the MN4 and the MN2.例文帳に追加

ＭＰ３とＭＮ４の接続点からインバーター出力端子Ｖｏｕｔを、ＭＰ１とＭＰ３の接続点からＰＭＯＳ出力端子ＹＰを、ＭＮ４とＭＮ２の接続点からＮＭＯＳ出力端子ＹＮを引き出す。 - 特許庁

In a gate electrode 12 and an upper portion of a source drain region 15 of an NMOS transistor, and a gate electrode 22 and a source drain region 25 of a PMOS transistor, Ni silicide films 12s, 15s, 22s and 25s are formed by self-alignment, respectively.例文帳に追加

ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。 - 特許庁

For example, on a semiconductor chip CP1, a PMOS transistor MPE1 is formed between an internal circuit CT and a power supply pad CPD_VCC, and an NMOS transistor MNE1 is formed between the CT and a ground pad CPD_VSS.例文帳に追加

例えば、半導体チップＣＰ１上で、内部回路ＣＴと電源パッドＣＰＤ＿ＶＣＣの間にＰＭＯＳトランジスタＭＰＥ１を形成し、ＣＴと接地パッドＣＰＤ＿ＶＳＳの間にＮＭＯＳトランジスタＭＮＥ１を形成する。 - 特許庁