「PmOS」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The bias generating circuit 1 comprises: a gate voltage generating circuit 3 for generating a gate voltage of a load pMOS transistor; a replica circuit 4 for simulating an amplifier circuit 2; and a feedback amplifier AMP 1.例文帳に追加

バイアス発生回路１は、負荷ｐＭＯＳトランジスタ用のゲート電圧を発生するゲート電圧発生回路３と、アンプ回路２を模したレプリカ回路４と、フィードバックアンプＡＭＰ１とから構成される。 - 特許庁

The oxide film 23 is used as a mask after the next silicide step, and the polysilicon gate electrode 17 and the source/drain diffused layer 20 of a pMOS 16 are selectively subjected to silicide processing.例文帳に追加

この酸化膜２３は次のシリサイド工程後にマスクとして使用され、ｐＭＯＳ１６のポリシリコンゲート電極１７及びソース、ドレイン拡散層２０に対して選択的にシリサイド化処理が行われる。 - 特許庁

In the semiconductor device, a pMOS transistor and nMOS transistor are provided on an identical semiconductor substrate, and gate electrodes of the MOS transistors are made of a metal or metallic compound.例文帳に追加

同一半導体基板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有し、これらＭＯＳトランジスタのゲート電極が金属あるいは金属化合物からなる材料で形成された半導体装置である。 - 特許庁

When a reset signal RST is released and becomes an operation mode, a power down signal PD becomes "L", a PMOS 24 in a charge pump 20 becomes on and a capacitor 32 of a loop filter 30 is rapidly charged.例文帳に追加

リセット信号ＲＳＴが解除されて動作モードになると、パワーダウン信号ＰＤが“Ｌ”となり、チャージポンプ２０内のＰＭＯＳ２４はオンとなってフープフィルタ３０のキャパシタ３２は急速に充電される。 - 特許庁

After a nitride silicon film 9 covering an NMOS transistor 50A and a PMOS transistor 50B on a silicon wafer 1 is formed, argon ions are implanted to the nitride silicon film 9 to relax its internal stress.例文帳に追加

シリコン基板１上のＮＭＯＳトランジスタ５０ＡとＰＭＯＳトランジスタ５０Ｂを覆う窒化シリコン膜９を形成した後、その窒化シリコン膜９にアルゴン・イオンを注入してその内部応力を緩和する。 - 特許庁

To provide a manufacturing method of a PMOS transistor of a semiconductor element which can minimize a phenomenon where dopant for controlling the threshold voltage and dopant for forming the gate electrode are temporarily reinforced and are diffused.例文帳に追加

スレショルド電圧調節用ドーパントとゲート電極形成用ドーパントが一時的に強化されて拡散する現象が最小化できる半導体素子のＰＭＯＳトランジスター製造方法を提供する。 - 特許庁

An NMOS 16 is connected between an input terminal 13 and an internal node N1, and the gate of the NMOS 16 is connected to a power supply line 1 through a PMOS 18 normally set to be in an ON state.例文帳に追加

入力端子１３と内部ノードＮ１間にＮＭＯＳ１６が接続され、このＮＭＯＳ１６のゲートは、常時オン状態に設定されたＰＭＯＳ１８を介して電源線１４に接続されている。 - 特許庁

Then a first CMOS logic circuit 13 operated at a voltage between the power level and the intermediate level drives the gate of a PMOS transistor (TR) Qp12 of a charging/discharging control circuit 11.例文帳に追加

そして、電源電位と中間電位との間の電圧で動作する第１のＣＭＯＳ論理回路１３によって充放電制御回路１１のＰＭＯＳトランジスタＱｐ１２のゲートを駆動する。 - 特許庁

To provide a voltage step-down circuit of PMOS type used in a semiconductor memory, etc., capable of reducing a drop of the step-down VCC in the initial period of an active condition.例文帳に追加

本発明は、半導体メモリなどで用いられるＰＭＯＳ型降圧回路において、アクティブ状態の初期における降圧ＶＣＣのドロップを低減できるようにすることを最も主要な特徴としている。 - 特許庁

The power supply voltage VDD is impressed, and when the voltage of the gate of a PMOS 24 is beyond a threshold voltage, the voltage of a node N3 is turned to be higher than that of the ground GND as much as the threshold of the PM0S 24.例文帳に追加

電源電圧ＶＤＤにより、ＰＭ０Ｓ２４のゲートにかかる電圧が閾値電圧を越える場合には、ノードＮ３はグランドＧＮＤに対して該ＰＭＯＳ２４の閾値分だけ高い電圧となる。 - 特許庁

The main word line signal (MWLB) is supplied to gates of the first PMOS (Q1) and the first NMOS (Q2), and the sub-word line signal (FXB) is supplied to a gate of the second NMOS (Q3).例文帳に追加

メインワード線信号（ＭＷＬＢ）が前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）のゲートに、前記サブワード線信号（ＦＸＢ）が前記第２ＮＭＯＳ（Ｑ３）のゲートに各々供給される。 - 特許庁

The source of PMOS transistor 2 is connected with a high-voltage power source HV, and its drain is connected with an ultrasonic oscillator 4 through a signal transmission/reception line, and also with the drain of an NMOS transistor 3.例文帳に追加

ＰＭＯＳトランジスタ２のソースは高電圧電源ＨＶに接続され、ドレインは送受信号線を介して超音波振動子４に接続され、さらにＮＭＯＳトランジスタ３のドレインに接続される。 - 特許庁

A gate control circuit 8 generates a gate control signal Vgate1 applied to a PMOS transistor 1 such that the PMOS transistor 1 performs an ON/OFF operation once in each cycle of a clock signal CK0, based on the clock signal CK0 from a clock generation circuit 9 and an output Vcomp of a comparator 7 for comparing a divided voltage Vob of an output voltage Vo with a reference voltage Vref.例文帳に追加

ゲート制御回路８は、ＰＭＯＳトランジスタ１に与えるゲート制御信号Ｖｇａｔｅ１を、クロック発生回路９からのクロック信号ＣＫ０と、出力電圧Ｖｏの分圧電圧Ｖｏｂと基準電圧Ｖｒｅｆとを比較するコンパレータ７の出力Ｖｃｏｍｐとに基づき、ＰＭＯＳトランジスタ１がクロック信号ＣＫ０の各周期内において１回オン・オフ動作を行うように生成する。 - 特許庁

The low-pass filter includes: a PMOS transistor M1 connected between an input terminal LPIN and an output terminal LPOUT; a capacitor C1 connected between the output terminal LPOUT and an earth voltage; a current source 2 for supplying a predetermined first current i1; and a resistance R1 for converting the first current i1 to voltage and supplying the PMOS transistor M1 with the voltage as a gate bias voltage.例文帳に追加

入力端ＬＰＩＮと出力端ＬＰＯＵＴとの間に接続されたＰＭＯＳトランジスタＭ１と、出力端ＬＰＯＵＴと接地電圧との間に接続されたコンデンサＣ１と、所定の第１電流ｉ１を供給する電流源２と、第１電流ｉ１を電圧に変換してＰＭＯＳトランジスタＭ１にゲートバイアス電圧として供給する抵抗Ｒ１とを備えるようにした。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b.例文帳に追加

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。 - 特許庁

The power supply pins required for an input-output circuit are only two pins 38 and 42 while a high voltage withstand property and extensibility are achieved by providing a buffer interface between a functional digital circuit and a common bus for another digital circuit by using two PMOS switching transistors T1A and T1B instead of one PMOS switching transistor between the output line 30 of the circuit and an output power terminal 42.例文帳に追加

入出力ドライバ回路は、回路の出力ライン（３０）と出力電源端子（４２）との間に、１つのみの代わりに、２つのＰＭＯＳスイッチング・トランジスタ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デジタル回路（１４）と他のデジタル回路のための共通バス（１８）との間に、バッファ・インターフェースを備え、高いレベルの電圧耐性および伸展性を達成しつつ、必要な電源ピン（３８，４２）を２つのみに抑えた。 - 特許庁

In the semiconductor circuit adopting a gate array composed of arrayed basic cells each including a pair of PMOS transistor 11 and NMOS transistor 12 whose gates are mutually connected, only the NMOS transistor 12 is utilized as a circuit element, and the source and drain of the PMOS transistor 11, which is not utilized as the circuit element, are connected to the ground GND while the back gate is connected to the power supply Vdd.例文帳に追加

ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路であって、ＮＭＯＳトランジスタ１２のみを回路素子として利用するとともに、回路素子として利用しないＰＭＯＳトランジスタ１１のソースとドレインをグラウンドＧＮＤに接続するとともにバックゲートを電源Ｖｄｄに接続した。 - 特許庁

The semiconductor device includes a PMOS transistor connected between first and second power supply lines, a high-voltage generating circuit for supplying a high voltage to the first power supply line, a current bypass circuit for supplying a current to the second power supply line from the first power supply line, and a controller for controlling the current drive capacity of the PMOS transistor in response to the voltage of the second power supply line.例文帳に追加

本発明の半導体装置は、第１の電源ラインと第２の電源ラインとの間に連結されたＰＭＯＳトランジスタと、第１の電源ラインに高電圧を供給する高電圧発生回路と、第１の電源ラインから第２の電源ラインに電流を供給する電流バイパス回路と、そして第２の電源ラインの電圧に応答してＰＭＯＳトランジスタの電流駆動能力を制御する制御器と、を含む。 - 特許庁

In this SRAM circuit, the memory cell is composed of a pair of driver transistor NMOS 1, NMOS 2 and a pair of access transistor PMOS 1, PMOS 2, and n (n is integer of ≥2) pieces of memory cells MC1-MCn are cascade-connected to one pair of digit lines D, /D.例文帳に追加

一対のドライバトランジスタＮＭＯＳ１，ＮＭＯＳ２と、一対のアクセストランジスタＰＭＯＳ１，ＰＭＯＳ２でメモリセルが構成され、ｎ個（ｎは２以上の整数）のメモリセルＭＣ１〜ＭＣｎが１つのデジット線対Ｄ，／Ｄに縦続接続のＳＲＡＭ回路で、メモリセルの選択時にメモリセルに流れる電流Ｉｏｎと、メモリセルが非選択のときにメモリセルに流れる電流Ｉｏｆｆと、メモリセルの個数ｎとの間に、（１）式を満たす関係が存在する。 - 特許庁

Logic inversion circuits 10a, 10b, 10c and 10d of the same constitution are respectively provided with a PMOS transistor MP1 (abbreviated to be only MP1, hereafter), NMOS transistors MN1 and MN2 (abbreviated to be only MN1 and MN2, hereafter).例文帳に追加

同一構成の論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ、ＰＭＯＳトランジスタＭＰ１（以下、単にＭＰ１と略す）、ＮＭＯＳトランジスタＭＮ１、ＭＮ２（以下、単にＭＮ１、ＭＮ２と略す）を備える。 - 特許庁

A source of an NMOS transistor N1 is connected to an external input terminal VIN of -1V to 6V, a source of a PMOS transistor P1 is connected to its source, and an inverter is connected to its drain.例文帳に追加

−１Ｖ〜６Ｖの外部入力端子ＶＩＮには、ＮＭＯＳトランジスタＮ１のソースが接続されており、そのドレインには、ＰＭＯＳトランジスタＰ１のソースが接続されており、そのドレインにはインバータが接続されている。 - 特許庁

Thereby, a correction current corresponding to off-leak current of memory cells 1i,j, 5j being connected to the column lines CL1-CLm and the reference column line CLr and not selected is supplied from the PMOS 161-16m, 17.例文帳に追加

これにより、カラム線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒに接続された選択されないメモリセル１_ｉ，ｊ，５_ｊのオフリーク電流に対応する補正電流がＰＭＯＳ１６_１〜１６_ｍ，１７から供給される。 - 特許庁

At the operating time of the boosting circuit 11, an NMOS transistor TR3 is turned on, so that a back gate voltage VDDRX of the PMOS transistor TR1 has same potential as that of the output voltage VDDRO of the boosting circuit 11.例文帳に追加

昇圧回路１１の動作時には、ＮＭＯＳトランジスタＴＲ３がオンし、ＰＭＯＳトランジスタＴＲ１のバックゲートの電圧ＶＤＤＲＸを、昇圧回路１１の出力電圧ＶＤＤＲＯと同電位にする。 - 特許庁

Switching of source voltages V_DDL(1.2V) and V_DDH(2.0V) to be supplied to an inner circuit 12 inside a processor chip 11 is executed for each chip by PMOS transistors 13 and 14 disposed inside the processor chip 11.例文帳に追加

プロセッサチップの１１内の内部回路１２に供給すべき電源電圧Ｖ_ＤＤＬ（１，２Ｖ），Ｖ_ＤＤＨ（２．０Ｖ）の切替は、プロセッサチップ１１内に設けられたＰＭＯＳトランジスタ１３，１４によってチップ単位で行われる。 - 特許庁

On the other hand, power supply to an FF10A, etc. holding a signal of the logical circuit immediate before sleep is stopped at the active time by a PMOS 5b and an NMOS 6b to be controlled by a sleep control signal SL2.例文帳に追加

一方、スリープ直前の論理回路の信号を保持するＦＦ１０Ａ等に対する電源供給は、スリープ制御信号ＳＬ２で制御されるＰＭＯＳ５ｂとＮＭＯＳ６ｂによってアクティブ時に停止される。 - 特許庁

Then the output of the operational amplifier 30 as a control voltage Vf is given in common to gates of PMOS transistors 24a, 24b for loads connected between a point of a power supply level VDD and respective one of the two output nodes, respectively.例文帳に追加

そして、演算増幅器３０の出力を制御電圧Ｖｆとして、電源電位ＶＤＤと２つの出力ノードの間に接続された負荷用のＰＭＯＳ２４ａ，２４ｂのゲートに共通に与える。 - 特許庁

The substrate voltage input end (13) of a PMOS transistor, and the source voltage input end (14) of an NMOS transistor in an n-th functional block (10d), are connected to voltage supply ends (43 and 44), respectively.例文帳に追加

第ｎの機能ブロック（１０ｄ）のＰＭＯＳトランジスタの基板電圧入力端（１３）及びＮＭＯＳトランジスタのソース電圧入力端（１４）は、それぞれ、電圧供給端（４３及び４４）に接続されている。 - 特許庁

The drain of the PMOS 1 is connected to a first constant current source 1 through a third switching element SW 3 and also connected to a second constant current source 3 through a fourth switching element SW 4.例文帳に追加

ＰＭＯＳ１のドレインは、第３のスイッチング素子ＳＷ３を介して第１の定電流源１と接続されており、また、第４のスイッチング素子ＳＷ４を介して第２の定電流源３と接続されている。 - 特許庁

A drain and a gate of a PMOS transistor Q31 for a clamp used as a current source for charging a bit line are connected to the inverse input terminal of the operation amplifier OP, and a source is feedback-controlled by an output of the operation amplifier OP.例文帳に追加

オペアンプＯＰの反転入力端子には、ビット線充電用の電流源を兼ねたクランプ用ＰＭＯＳトランジスタＱ３１のドレインとゲートが接続され、ソースはオペアンプＯＰの出力により帰還制御される。 - 特許庁

A first transistor part 402, having one pMOS first transistor 401 and a second transistor part 404, having M-1 nMOS second transistors 403 constitute a switch cell SW and are arranged in M pairs, in parallel.例文帳に追加

１個のｐＭＯＳの第１トランジスタ４０１を有する第１トランジスタ部４０２と、Ｍ−１個のｎＭＯＳの第２トランジスタ４０３を有する第２トランジスタ部４０４でスイッチセルSWを構成してＭ対並列に配置する。 - 特許庁

When NMOS 53 is turned on after the passage of the delay time τD; the potential on the drain side of NMOS 54 has already risen to a certain level of potential, and therefore the ability of PMOS 51 has decreased and the potential on the drain side of NMOS 53 rapidly decreases to 0 V.例文帳に追加

遅延時間τD後にNMOS５３がオンした時、NMOS５４のドレイン側電位がある程度の電位まで上昇しているため、PMOS５１の能力は低下しており、速やかにNMOS５３のドレイン側電位がOVまで低下する。 - 特許庁

A weighting selection circuit 35p performs weighting based on a deviation from an average value of the DC characteristic of each PMOS transistor, and assigns a transistor having the smallest deviation to bit 1 (LSB) of the 4-bit counter 33p.例文帳に追加

重み付け選択回路３５ｐは、各ＰＭＯＳトランジスタのＤＣ特性の平均値との偏差に基づいて重み付けを行い、４ビットカウンタ３３ｐのビット１（ＬＳＢ）には、偏差が最も小さいトランジスタを割り当てる。 - 特許庁

The PMOS transistor 1 performs the ON/OFF operation even in a period during which the comparator 7 maintains its output at a high level or at a low level, so that the ON-operation state or the OFF-operation state does not continue for a long period of time.例文帳に追加

ＰＭＯＳトランジスタ１は、コンパレータ７が出力を高レベル、低レベルに維持している期間においてもオン・オフ動作を行うので、オン動作状態やオフ動作状態を長時間継続することがない。 - 特許庁

The initializing signal to each storage element circuit of the memory circuit is supplied by one signal line 14, and a pMOS 00-1, in which a source electrode is connected to a high power source Vdd by the initializing signal, is transferred to the ON state.例文帳に追加

メモリ回路の各記憶素子回路への初期化信号を１本の信号線１４で供給し、該初期化信号でソース電極が高電源Ｖddに接続されているｐＭＯＳ ００-1をオン状態に遷移させる。 - 特許庁

Then, a tensile nitride film 15 for inducing tensile stress to a channel of an NMOS transistor 3 is formed on the compressive nitride film 13 in the PMOS region 4 and on the Si substrate 1 in the NMOS region 5.例文帳に追加

次に、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５を形成する。 - 特許庁

Further, the hysteresis comparator 32 monitors the output voltage Vo, and when the output voltage Vo reaches a value of 90% of a target setting voltage, the PMOS transistor 31 is brought into an off state to switch it to usual control.例文帳に追加

また、ヒステリシスコンパレータ３２で出力電圧Ｖｏを監視し、出力電圧Ｖｏが目標設定電圧の９０％に到達時に、ＰＭＯＳトランジスタ３１をオフ状態として通常の制御に切り替える。 - 特許庁

PMOS and NMOS transistors for composing the transistor switches 45 are alternately selected, and a stress voltage is applied for specific time, thus executing the stress test of all the transistors in two stress application cycle times.例文帳に追加

トランジスタスイッチ４５を構成するＰＭＯＳトランジスタ・ＮＭＯＳトランジスタを交互に選択して、ストレス電圧を所定時間印加することで、２回のストレス印加サイクル時間で上記全トランジスタのストレス試験を実施できる。 - 特許庁

Since the gate electrode and the source electrode of a pMOS (p channel type MOSFET) 46 are at the same level due to a resistor 45, the pMOS46 comes to be an off state, resulting in shielding an inversion control signal J.例文帳に追加

このとき、ｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ）４６のゲート電極とソース電極とが抵抗４５によって同一レベルとなるため、同ｐＭＯＳ４６がオフ状態となり、反転制御信号Ｊが遮断される。 - 特許庁

Since the cap Si layer 9 has tensile strain and the second SiGe layer 7 has compression strain in the semiconductor wafer 1, both the carrier mobility of the NMOS and the PMOS can be improved.例文帳に追加

本発明の半導体ウェハー１では、キャップＳｉ層９が引張り歪みを有し、第２のＳｉＧｅ層７が圧縮歪みを有するので、ＮＭＯＳ、ＰＭＯＳの両方のキャリア移動度を向上させることができる。 - 特許庁

A stability in forward voltage drop of a print or laser lithography diode can be established or enhanced by utilizing separation between the V_t(V_tn) of NMOS TFT and the V_t(V_tp) of PMOS TFT.例文帳に追加

ＮＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｎ）とＰＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。 - 特許庁

Two word lines are provided, and an NMOS transistor NT33 (Vss side) and a PMOS transistor (power supply side) for data write control are added to a first inverter INV31 at a side a bit line BL11 is connected.例文帳に追加

ワード線を２本とし、ビット線ＢＬ１１が接続されている側の第１のインバータＩＮＶ３１に、データ書き込み制御用のＮＭＯＳトランジスタＮＴ３３（Ｖｓｓ側）とＰＭＯＳトランジスタ（電源側）を付加する。 - 特許庁

The dopant layer and/or logic element isolation film side walls having smaller slope angles are provided to NMOS devices in the above-mentioned logic regions while they are not provided to PMOS devices in the above-mentioned logic regions.例文帳に追加

前記不純物層及び／又はより小さな傾斜度を有するロジック素子分離膜の側壁を前記ロジック領域のＮＭＯＳ装置に提供する一方、前記ロジック領域のＰＭＯＳ装置には提供されていない。 - 特許庁

The first and second parameters of the at least two first gate electrodes and the at least two second gate electrodes define the work function of the PMOS and NMOS transistors, respectively.例文帳に追加

上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 - 特許庁

In a manufacturing process of a semiconductor device 1, a silicon substrate 2 is separated into an NMOS formation region 8 and a PMOS formation region 9, and a high-permittivity insulation film 31 is formed on the surface of the silicon substrate 2.例文帳に追加

半導体装置１の製造工程において、シリコン基板２を、ＮＭＯＳ形成領域８とＰＭＯＳ形成領域９とに分離し、そのシリコン基板２の表面に高誘電率絶縁膜３１を形成する。 - 特許庁