「PmOS」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

An inverter circuit INV1 is connected to a ground wiring GND1 for power supply, and connected to a power supply wiring VDD1 through a PMOS transistor MP5.例文帳に追加

インバータ回路ＩＮＶ１は、電源供給のために接地配線ＧＮＤ１に接続され、電源配線ＶＤＤ１にはＰＭＯＳトランジスタＭＰ５を介して接続される。 - 特許庁

The conductive state of a PMOS 41 is controlled by a differential output voltage VA, and an amplified output voltage VO is outputted from an output terminal 43.例文帳に追加

差動出力電圧ＶＡによってＰＭＯＳ４１の導通状態が制御され、出力端子４３から、増幅された出力電圧ＶＯが出力される。 - 特許庁

The low-path filter is constituted of an impedance of the PMOS transistor M1 and the capacitor element C1, in a signal route from the input voltage signal VIN up to the source follower circuit.例文帳に追加

入力電圧信号ＶＩＮからソースフォロア回路に至る信号経路には、ＰＭＯＳトランジスタＭ１のインピーダンスと容量素子Ｃ１とによりローパスフィルタが構成される。 - 特許庁

A stress is generated in a direction parallel to the substrate face on the PMOS transistor 101 side; and a stress is generated in a direction perpendicular to the substrate face on the NMOS transistor 201 side.例文帳に追加

ＰＭＯＳトランジスタ１０１側では基板面と平行な方向に応力を発生させ、ＮＭＯＳトランジスタ２０１側では基板面と垂直に応力を発生させる。 - 特許庁

A first detection circuit 12 uses resistor R14, R15 or the like to divide the voltage of the power supply and gives the divided voltage to a gate of a PMOS TR P2.例文帳に追加

第１検出回路１２は、電源の電圧を抵抗Ｒ１４、Ｒ１５等で分圧し、分圧電圧をＰＭＯＳトランジスタＰ２のゲートに供給するようになっている。 - 特許庁

Between the p+ type impurity region 33 and the PMOS 15, an n+ type impurity region 32 is formed in the upper surface of the n-type impurity region 28.例文帳に追加

ｐ^+型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ^+型不純物領域３２が形成されている。 - 特許庁

A line driver 10 of a CMOS configuration for inputting a signal Din and outputting a signal Dout is constituted by a pMOS transistor 11 and an nMOS transistor 12.例文帳に追加

ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２とにより、信号Ｄinを入力とし、信号Ｄoutを出力とするＣＭＯＳ構成のラインドライバ１０を構成する。 - 特許庁

A semiconductor substrate has n-type impurities selectively injected into an n-type well 13 for forming pMOS as channel doping (n-type impurity injection stage).例文帳に追加

半導体基板において、ｐＭＯＳを形成するためのｎ型ウェル１３へ、チャネルドーピングとして、ｎ型不純物を選択的に注入する（ｎ型不純物注入工程）。 - 特許庁

At the time, input voltage from an input terminal IN is judged by an input threshold optimum to a TTL level set by a PMOS 1 and an NMOS 2.例文帳に追加

このときには、ＰＭ０Ｓ１及びＮＭ０Ｓ２で設定されるＴＴＬレベルに最適な入力閾値で、入力端子ＩＮからの入力電圧が判定される。 - 特許庁

To provide a semiconductor device capable of improving device properties of nMOS and pMOS even if microfabrication is performed, and its manufacturing method.例文帳に追加

微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能な半導体装置及びその製造方法を提供することである。 - 特許庁

More specifically, charges charged into the capacitor C6 or C7 are supplied to the switching element Q1 via the PMOS transistor Q2 or the NMOS transistor Q3.例文帳に追加

即ち、ＰＭＯＳトランジスタＱ２或いはＮＭＯＳトランジスタＱ３を介して、コンデンサＣ６或いはＣ７に充電された電荷をスイッチング素子Ｑ１に供給する。 - 特許庁

The source electrodes of the pMOS transistors Q3, Q4 of the internal circuit 1 (latch circuit) are connected to the power supply line VA1, and substrate electrodes are connected to the power supply line VA2.例文帳に追加

内部回路１（ラッチ回路）のｐＭＯＳトランジスタＱ３、Ｑ４のソース電極は電源線ＶＡ１に接続され、基板電極は電源線ＶＡ２に接続される。 - 特許庁

The thyristor element 1 has an anode connected with the I/O pad 5, a cathode connected with the VSS pad 6, and a gate connected with a source of the triggering PMOS transistor 2.例文帳に追加

サイリスタ素子１は、そのアノードがＩ／Ｏパッド５に接続され、カソードがＶＳＳパッド６に接続され、ゲートがトリガ用ＰＭＯＳトランジスタ２のソースに接続されている。 - 特許庁

On the silicon nitride film 30 and the silicon oxide film 31 in a PMOS region, a silicon nitride film 32 is formed as a protective film which will not allow ultraviolet rays to penetrate.例文帳に追加

次に、ＰＭＯＳ領域におけるシリコン窒化膜３０及びシリコン酸化膜３１上に、紫外線を透過しない保護膜としてシリコン窒化膜３２を形成する。 - 特許庁

Also, the offset level of the sense amplifier 20A is set by adjustment of a potential of an offset control signal OFS being a gate input of the PMOS transistor 30.例文帳に追加

また、センスアンプ２０Ａのオフセットレベルの設定はＰ型ＭＯＳトランジスタ３０のゲート入力であるオフセット制御信号ＯＦＳの電位の設定によって行なう。 - 特許庁

When detection signals UP and DN are outputted from a PFD(phase difference detection circuit) 1, the PMOS 17 or the NMOS 18 operates as a high resistance with high accuracy.例文帳に追加

ＰＦＤ（位相差検出回路）１から検出信号ＵＰ，ＤＮが出力されると、ＰＭＯＳ１７またはＮＭＯＳ１８は精度の良い高抵抗として動作する。 - 特許庁

Immediately prior to the readout of the data, PMOS 21a, 21b are made ON by a precharge signal/PR, and nodes N1a, N1b are charged to a power source voltage VDD.例文帳に追加

データの読み出し直前にプリチャージ信号／ＰＲによってＰＭＯＳ２１ａ，２１ｂがオンにされ、ノードＮ１ａ，Ｎ１ｂが電源電圧ＶＤＤに充電される。 - 特許庁

The first parameter and the second parameter comprise the thickness or the dopant profile of the gate electrode materials of the PMOS and NMOS transistors.例文帳に追加

上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料の厚さ、またはドーパントプロファイルを含んでいる。 - 特許庁

The potential of the comparison signal Dclk is sampled by the drain of the PMOS transistor 21, namely, the output node V0 of the sample circuit 20.例文帳に追加

基準信号Ｒｃｌｋの立上りエッジで、比較信号Ｄｃｌｋの電位が、ＰＭＯＳトランジスタ２１のドレインすなわちサンプル回路２０の出力ノードＶ０にサンプリングされる。 - 特許庁

A threshold voltage control circuit 7 controls the threshold voltages of the NMOS element and PMOS element of a CMOS semiconductor circuit included in hardware 3.例文帳に追加

しきい値電圧制御回路７は、ハードウェア３に含まれるＣＭＯＳ半導体回路のＮＭＯＳ素子及びＰＭＯＳ素子のしきい値電圧をそれぞれ制御する。 - 特許庁

This forms a gate electrode 17 of the PMOS transistor 50 and at the same time forms the DTI layer 20 including the SiO_2 film 14 and a polysilicon film 18 in the trench.例文帳に追加

これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ_2膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。 - 特許庁

To form super-low junction by interposing a screen oxide film to which inert gas is ion-injected between a gate electrode and a nitride film spacer in the manufacturing process of a pMOS element.例文帳に追加

ｐＭＯＳ素子の製造工程時にゲート電極と窒化膜スペーサの間に不活性ガスがイオン注入されたスクリーン酸化膜を介在させ、超低接合を形成する。 - 特許庁

Since a negative power supply voltage is supplied finally and the size of the PMOS can be further reduced, ringing of the output signal OUT can be suppressed.例文帳に追加

最終的に負電源電圧を供給することができ，ＰＭＯＳのサイズをより小さくできるため，出力信号ＯＵＴのリンギングを抑えることが可能である。 - 特許庁

A PMOS transistor 15 generates a source voltage based on a voltage obtained by adding an absolute value of a threshold voltage and an overdrive voltage to a ground voltage with reference to the ground voltage.例文帳に追加

ＰＭＯＳトランジスタ１５は、接地電圧に基づき、接地電圧に閾値電圧の絶対値及びオーバードライブ電圧を加算した電圧に基づいたソース電圧を出力する。 - 特許庁

The invention relates to the forming of a PMOS transistor, and in the forming, the layer of silicon or SiGe restrains a p-type dopant from invading into an underlying gate dielectric layer.例文帳に追加

本発明はＰＭＯＳトランジスタの形成に関し、この形成において、シリコン又はSiGeの層は、ｐ型ドーパントが、下にあるゲート誘電体層に入り込むことを抑制する。 - 特許庁

The NMOS transistor 142 is connected with a control signal terminal PS while the PMOS transistor 144 is connected with the control signal terminal PS via an inverter 150.例文帳に追加

ＮＭＯＳトランジスタ１４２は制御信号端子ＰＳと接続され、ＰＭＯＳトランジスタ１４４は、インバータ１５０を介して制御信号端子ＰＳと接続される。 - 特許庁

The VDC circuit 200, a capacitor 107, a PMOS transistor 108 for dummy current, and an NMOS transistor 109 being a high impedance element are arranged for the synchronizing circuit 101.例文帳に追加

同期回路１０１に対し、ＶＤＣ回路２００、容量１０７、ダミー電流用のＰＭＯＳトランジスタ１０８、高インピーダンス素子となるＮＭＯＳトランジスタ１０９を配置する。 - 特許庁

An additional PMOS Qp4 and an additional NMOS Qn4 for an additional capacity circuit CC1 are manufactured by the same manufacturing process as PMOSs and NMOSs for CMOS circuits STC1, 2 and 3.例文帳に追加

付加容量回路ＣＣ１の付加ＰＭＯＳＱｐ４、付加ＮＭＯＳＱｎ４は、ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳと同一製造プロセスで製造される。 - 特許庁

For example, a first circuit 14 belonging to a first power supply system 11 comprises an inverter INV1 consisting of an NMOS transistor MN1 and a PMOS transistor MP1.例文帳に追加

たとえば、第１の電源系統１１に属する第１の回路１４は、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータＩＮＶ１を含んでいる。 - 特許庁

In the basic cell 1, the connecting terminals 2 and 3 and the power supply voltage VDD and ground potential VSS supplied to two PMOS and NMOS transistors are not arranged.例文帳に追加

基本セル１では、これらの接続端子２、３、そして２つのＰＭＯＳ及びＮＭＯＳトランジスタへの電源電圧ＶＤＤ及び接地電位ＶＳＳは配置されていない。 - 特許庁

The level shift circuit 2A includes a first input terminal 11, second input terminal 12, third input terminal 13, first output terminal 21, second output terminal 22, first PMOS transistor 31, second PMOS transistor 32, first NMOS transistor 41, second NMOS transistor 42, first buffer circuit 51A, second buffer circuit 52A, and first inverter circuit 60.例文帳に追加

レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。 - 特許庁

A substrate bias VbsP1 is supplied from a substrate bias supply part VP1 to an N-well region (WN) 11 in which a PMOS transistor of low Vth is formed, and a substrate bias VbsP2 is supplied from a substrate bias supply part VP2 to N-well regions (WNs) 12-1, 12-2, 12-3 in which PMOS transistors of high Vth are formed.例文帳に追加

低ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１１へは、基板バイアス供給部ＶＰ１から基板バイアスＶｂｓＰ１を供給し、高ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へは、基板バイアス供給部ＶＰ２から基板バイアスＶｂｓＰ２を供給する。 - 特許庁

An invertor I1 (output portion is memory terminal Na) composed of an NMOS transistor N1 and PMOS transistor P1 and an invertor I2 (output portion is memory terminal Nb) composed of an NMOS transistor N2 and PMOS transistor P2 are connected, being intersected each other, and moreover an NMOS transistors N3 and N4 are connected to the memory terminals Na and Nb respectively.例文帳に追加

ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。 - 特許庁

A first low breakdown voltage NMOS, a first high breakdown voltage PMOS, sixth and third high breakdown voltage NMOS and second low breakdown voltage NMOS, a second high breakdown voltage PMOS, fifth and fourth high breakdown voltage NMOS are connected, respectively, in series between the high potential of the low voltage power supply and the low potential of the high voltage power supply on the negative side.例文帳に追加

第１の低耐圧型ＮＭＯＳ、第１の高耐圧型ＰＭＯＳ、第６および第３の高耐圧型ＮＭＯＳと、第２の低耐圧型ＮＭＯＳ、第２の高耐圧型ＰＭＯＳ、第５および第４の高耐圧型ＮＭＯＳとが、各々低電圧の電源の高電位と負側の高電圧の低電位との間に直列に接続されている。 - 特許庁

A CMOS semiconductor device comprises: a high-k gate dielectric with a theoretical metal:oxygen stoichiometry; an NMOS metal gate electrode containing an aluminide with a composition represented by M_xAl_y, where M is a transition metal, disposed on the high-k gate dielectric; and a PMOS metal gate electrode not containing an aluminide disposed on the high-k gate dielectric.例文帳に追加

理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 - 特許庁

In the semiconductor device in which a PMOS transistor 30p and an NMOS transistor 30n are formed at a front surface side of an identical semiconductor substrate, the PMOS transistor 30p is formed in a stuck semiconductor layer 7 consisting of a plane orientation (110) Si different from a surface layer of the semiconductor substrate which is stuck and formed on the semiconductor substrate.例文帳に追加

同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。 - 特許庁

The high slew rate output circuit uses an NMOS 93-1 and a PMOS 93-2 to detect a voltage between terminals IN and OUT to deeply turn on a PMOS 81 and an NMOS 82 at an output stage 80 and supplements a current flowing through a differential input stage 50 only in the case of an output change to attain the high speed slew rate without increasing a static consumed current.例文帳に追加

高スルーレート出力回路において、NMOS９３−１及びPMOS９３−２により、IN及びOUT間の電位差を検出し、出力段８０のPMOS８１及びNMOS８２を深くオンさせ、更に、出力変化時のみ差動入力段５０の電流を補うことにより、静的な消費電流を増加させることなく、スルーレートを高速化することができる。 - 特許庁

An NMOS transistor Q1 and a PMOS transistor Q2 which are respectively formed in the NMOS forming region A1 and PMOS forming region A2 have P pocket regions 17 and N pocket regions 27 at the regions near the extension areas 14e and 24e of the N^+ source/drain region 14 and P^+ source/drain region 24.例文帳に追加

ＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２にそれぞれ形成されるＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２は、Ｎ^+ソース・ドレイン領域１４及びＰ^+ソース・ドレイン領域２４のエクステンション部１４ｅ及び２４ｅの近傍領域においてＰ^-ポケット領域１７及びＮ^-ポケット領域２７をそれぞれ有している。 - 特許庁

An exposed portion of the compressed distortion film is etched partway in the direction of thickness of the exposed portion, using a mask covering the area where the PMOS is disposed while not covering the where the NMOS is disposed.例文帳に追加

ＰＭＯＳが配置された領域を覆い、ＮＭＯＳが配置された領域は覆わないマスクを用いて圧縮歪膜の露出している部分を、厚さ方向の途中までエッチングする。 - 特許庁

A source of the PMOS transistor 62 is connected to a power source potential section VCC, its drain is connected to an output line 68 for a redundancy reliving circuit 54, a gate receives a clock signal.例文帳に追加

ＰＭＯＳトランジスタ６２のソースは電源電位部ＶＣＣに接続され、ドレインは冗長救済回路５４への出力ライン６８に接続され、ゲートはクロック信号を受ける。 - 特許庁

When the drive voltage Vi is smaller than the reference voltage ViL, a PMOS 61 is turned on to raise the drive voltage Vi of the node N6, and the constant current circuit 20N is inactivated.例文帳に追加

駆動電圧Ｖｉ＜基準電圧ＶｉＬのときは、ＰＭＯＳ６１がオンとなってノードＮ６の駆動電圧Ｖｉを引き上げると共に、定電流回路２０Ｎの動作が停止する。 - 特許庁

When a memory cell cell is not selected, a recover bar signal is low, NOR circuits 4, 5 are low, PMOS transistors T4, T5 are turned on, and bit lines BL, BL bar are pre-charged.例文帳に追加

メモリセルｃｅｌｌが選択されていない時、recover バー信号がローでＮＯＲ回路４、５がローになってＰＭＯＳトランジスタＴ４，Ｔ５がオンになり、ビット線ＢＬ，ＢＬバーをプリチャージする。 - 特許庁

The channel where a positive hole of a PMOS transistor travels is formed by utilizing the non-continuous part of a valence band generated at the boundary of an SiGe layer 15p and the Si layer 17p.例文帳に追加

ＰＭＯＳトランジスタの正孔が走行するチャネルは、ＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面に生じる価電子帯の不連続部を利用して形成されている。 - 特許庁

The channel through which the hole of a PMOS transistor runs is formed by utilizing the discontinuous section of a valence band formed in the interface between an SiGe layer 15p and an Si layer 17p.例文帳に追加

ＰＭＯＳトランジスタの正孔が走行するチャネルは、ＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面に生じる価電子帯の不連続部を利用して形成されている。 - 特許庁

In a pair of PMOS transistors QP41, QP42, VSW is given to a source, gates are connected input terminals 43, 44 respectively, and drains are connected to output terminals 45, 46.例文帳に追加

ＰＭＯＳトランジスタ対ＱＰ４１，ＱＰ４２は、ソースにＶＳＷが与えられ、ゲートがそれぞれ入力端子に４３，４４に接続され、ドレインがそれぞれ出力端子４５，４６に接続される。 - 特許庁