「PmOS」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The voltage impressing region 17 is formed in the same process as a source region 25a and a drain 27a of the PMOS transistor 20.例文帳に追加

電圧印加領域１７はＰＭＯＳトランジスタ２０のソース領域２５ａおよびドレイン領域２７ａと同一工程により形成される。 - 特許庁

A correction current Ioffse proportional to this correction current flows between a source and a drain of the PMOS 153 by PMOSs 152 and 153 constituting a current mirror circuit.例文帳に追加

この補正電流に比例した補正電流Ioffseが、カレントミラー回路を構成するPMOS１５２，１５３により、このPMOS１５３のソース・ドレイン間に流れる。 - 特許庁

A source electrode V_dd15 is formed in a region between field PMOS1 and field PMOS 2 as high side switches of a latch circuit.例文帳に追加

ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ１とフィールドＰＭＯＳ２との間の領域には、ソース電極Ｖ_ｄｄ１５が形成されている。 - 特許庁

PMOS transistors P1 and P2, which constitute an SRAM memory cell have their gate insulating films formed by using high dielectric materials.例文帳に追加

ＳＲＡＭメモリセルを構成するＰＭＯＳトランジスタＰ１およびＰ２において、そのゲート絶縁膜を、高誘電体材料を用いて形成する。 - 特許庁

A specific example of such a process is a CMOS process comprising nMOS and pMOS having a different gate electrode thickness.例文帳に追加

そのような処理過程の具体的な例は、異なるゲート電極膜厚を有するｎＭＯＳおよびｐＭＯＳデバイスからなる、ＣＭＯＳ処理である。 - 特許庁

The control signal (b) outputted by the INV20 becomes OFF, the PMOS is turned OFF and the connection between the VDD and the INV10 is separated.例文帳に追加

ＩＮＶ２０が出力する制御信号ｂはオフになり、ＰＭＯＳ２１はオフされ、ＶＤＤとＩＮＶ１０との接続は切り離される。 - 特許庁

An impurity diffused layer, comprising a source region 15 and a rain electrode 16 of a pMOS 11, is formed very shallow to about 50 nm.例文帳に追加

ｐＭＯＳ１１のソース領域１５およびドレイン電極１６を構成する不純物拡散層を５０ｎｍ程度の極浅に形成する。 - 特許庁

To provide a process monitor circuit that can determine process characteristics of a PMOS and an NMOS, and to provide a method of determining the process characteristics.例文帳に追加

ＰＭＯＳとＮＭＯＳの各々について、プロセス特性を判定することができるプロセスモニタ回路およびプロセス特性の判定方法を提供する。 - 特許庁

Load capacity of the oscillation circuit is constituted by using MOS capacity including at least one PMOS and at least one NMOS.例文帳に追加

発振回路の負荷容量は、少なくとも１つのＰＭＯＳと、少なくとも１つのＮＭＯＳとを含むＭＯＳ容量を用いて構成されている。 - 特許庁

The high-withstand-voltage isolation region 3 is divided by the trench 4, and a high-withstand-voltage NMOS 5 and a high-withstand-voltage PMOS 6 are formed in the divided regions.例文帳に追加

また，高耐圧分離領域３は，トレンチ４にて区画されており，区画された部位に高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６が設けられている。 - 特許庁

Therefore, there is provided a semiconductor device equipped with PMOS capable of preventing leakage current and improving the rate of the device.例文帳に追加

これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 - 特許庁

The input signal VBODYIN is inputted, so that zero bias is applied to the body region stand-by by the PMOS transistor MP and reverse bias during operation.例文帳に追加

入力信号Ｖ_BODYINは、ＰＭＯＳトランジスタＭＰの待機時にはゼロバイアス、動作時には逆バイアスが、ボディ領域へ印加されるように入力される。 - 特許庁

A drain of a PMOS transistor TR1 is connected to an output end whereon an output voltage VDDRO of the boosting circuit 11 is supplied, for instance.例文帳に追加

たとえば、昇圧回路１１の出力電圧ＶＤＤＲＯが供給される出力端には、ＰＭＯＳトランジスタＴＲ１のドレインが接続されている。 - 特許庁

When the pMOS transistor 122 is turned off at high speed, the through currents of the transistors 121 and 122 are decreased and the potential of a word line WL rises at high speed.例文帳に追加

ｐＭＯＳトランジスタ１２２が高速でオフすると、トランジスタ１２１，１２２の貫通電流が減少し、且つ、ワード線ＷＬの電位が高速で立ち下がる。 - 特許庁

A sample circuit 20 is provided with a PMOS transistor 21 to which a reference signal Rclk is inputted to a gate and a comparison signal Dclk is inputted to a source.例文帳に追加

サンプル回路２０は、基準信号Ｒｃｌｋがゲートに入力され、比較信号Ｄｃｌｋがソースに入力されるＰＭＯＳトランジスタ２１を備えている。 - 特許庁

A transfer gate TF1 is interposed between a node N1 which is a drain of a PMOS transistor QP1 and a node N2 which is a drain of an NMOS transistor QN1.例文帳に追加

ＰＭＯＳトランジスタＱＰ１のドレインであるノードＮ１とＮＭＯＳトランジスタＱＮ１のドレインであるノードＮ２との間にトランスファゲートＴＦ１が介挿される。 - 特許庁

In the meantime, an input voltage VI impressed to a terminal 1 is lowered by a fixed voltage in an NMOS 11 to be fed to a source of the PMOS 12.例文帳に追加

一方、端子１に印加された入力電圧ＶＩは、ＮＭＯＳ１１で一定電圧だけ低下されてＰＭＯＳ１２のソースに与えられる。 - 特許庁

Thus, the pMOS (P-channel metal oxide semiconductor) active region 6 of SOI and the nMOS (N-channel MOS) active region 8 of SOI can be electrically separated completely.例文帳に追加

これにより、ＳＯＩのｐＭＯＳ活性領域６と、ＳＯＩのｎＭＯＳ活性領域８とを電気的に完全に分離することができる。 - 特許庁

An integrated circuit device 40 has a shift circuit 55 comprising a pMOS transistor 55a and nMOS transistor 55b on the output side of a driver circuit 53.例文帳に追加

集積回路装置４０は、ドライバ回路５３の出力側に、ｐＭＯＳトランジスタ５５ａ、ｎＭＯＳトランジスタ５５ｂからなるシフト用回路５５を備えている。 - 特許庁

The NMOS transistor 142 and the PMOS transistor 144 are controlled so as to be simultaneously cut off by a control signal from the control signal terminal PS.例文帳に追加

ＮＭＯＳトランジスタ１４２とＰＭＯＳトランジスタ１４４は、制御信号端子ＰＳからの制御信号により同時に切断可能に制御される。 - 特許庁

To provide a method of manufacturing a semiconductor device that attains compatibility between removal of a nitride film in a pMOS transistor region and suppression of retraction toward an nMOS.例文帳に追加

ｐＭＯＳトランジスタ領域の窒化膜除去とｎＭＯＳ側への後退抑制を両立する半導体装置の製造方法を得る事を目的とする。 - 特許庁

Thus, the voltage of the node N12 reaches an off state resulting in bringing the drive capability of the PMOS 18 to an increased state so that the OUT rapidly goes up to 'H'.例文帳に追加

これにより、ノードＮ１２の電圧が完全に“Ｌ”となり、ＰＭＯＳ１８のドライブ能力も大きくなり、ＯＵＴが急激に“Ｈ”へ上昇する。 - 特許庁

Thus, the four pMOS transistors perform latch operations and further, the number of elements connected between the power supply line 160 and the ground line 170 is reduced.例文帳に追加

これにより、４個のｐＭＯＳトランジスタがラッチ動作をし、更に電源線１６０とグランド線１７０との間に接続される素子の数が少なくなる。 - 特許庁

For example, when a level at a point IN rises from 'L' to 'H', nodes N12, N13 go to 'L' and a PMOS 18 is conductive and an NMOS 19 is nonconductive.例文帳に追加

例えば、ＩＮが“Ｌ”から“Ｈ”へ立ち上がると、ノードＮ１２，Ｎ１３が“Ｌ”に立ち下がり、ＰＭＯＳ１８がオン状態、ＮＭＯＳ１９がオフ状態になる。 - 特許庁

Thus, a PMOS 32 is conductive and a constant voltage VREG (1 V) generated by a constant voltage section 33 is fed to the inverter 10.例文帳に追加

これにより、ＰＭＯＳ３５がオン状態となり、定電圧部３３で生成された一定電圧ＶＲＥＧ（１Ｖ）がインバータ１０に供給される。 - 特許庁

Consequently, a through current which flows from the power source to the ground through the PMOS transistor P10 and an NMOS transistor N10 can be limited.例文帳に追加

このため、電源から抵抗素子Ｒ１、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０を経てグランドに流れる貫通電流を制限できる。 - 特許庁

Thereafter, the switches 14, 17, 23 and 26 are opened for a comparison operation period and switches 22, 25 are closed to disconnect the PMOS 21 and the NMOS 24 from the inverter 20.例文帳に追加

その後、比較動作期間に、スイッチ１４，１７，２３，２６を開くと共に、スイッチ２２，２５を閉じてインバータ２０からＰＭＯＳ２１とＮＭＯＳ２４を切り離す。 - 特許庁

To detect minute defect existing in a PMOS load transistor of an SRAM (Static Random Access Memory) memory cell without extremely increasing circuit area and at high speed.例文帳に追加

回路面積を極端に増大させることなく、かつ高速に、ＳＲＡＭメモリセルのＰＭＯＳ負荷トランジスタに存在する微小欠陥を検出すること。 - 特許庁

To provide a dual gate CMOS semiconductor device, wherein the boron punch-through of a PMOS element and a short channel effect of an NMOS element are suppressed.例文帳に追加

ＰＭＯＳ型素子のボロン突抜けおよびＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供する。 - 特許庁

In the semiconductor device 1, pMOSs 8 are formed in a pMOS region Rp of a silicon substrate 2, and nMOSs 9 are formed in an nMOS region Rn.例文帳に追加

半導体装置１において、シリコン基板２のｐＭＯＳ領域ＲｐにｐＭＯＳ８を形成し、ｎＭＯＳ領域ＲｎにｎＭＯＳ９を形成する。 - 特許庁

A PMOS transistor gate structure is formed in an n-type silicon region 20, and an NMOS transistor gate structure is formed in a p-type silicon region 10.例文帳に追加

ｎ型シリコン領域（２０）にＰＭＯＳトランジスタ・ゲート構造が形成され、ｐ型シリコン領域（１０）にＮＭＯＳトランジスタ・ゲート構造が形成される。 - 特許庁

A current mirror circuit 14 is composed of PMOS transistors Q2 and Q3 and makes the M-fold current of a current which flows to the transistor Q2 flow to the transistor Q3.例文帳に追加

カレントミラー回路１４は、ＰＭＯＳトランジスタＱ２、Ｑ３からなりトランジスタＱ２に流れる電流のＭ倍の電流をトランジスタＱ３に流す。 - 特許庁

When the data bus control enable signal BE is set to "L", the PMOS 4 is turned off, and the two-way bus 1 is kept to be in a high impedance state.例文帳に追加

データバス制御イネーブル信号ＢＥを“Ｌ”に設定すれば、ＰＭＯＳ４はオフ状態となり、双方向バス１はハイ・インピーダンス状態に保たれる。 - 特許庁

The load voltage correction circuit 12 controls a resistance value of a PMOS transistor 15m as a first variable resistance element by this corrected load voltage.例文帳に追加

負荷電圧補正回路１２は、この補正した負荷電圧で第１の可変抵抗素子としてのＰＭＯＳトランジスタ１５ｍの抵抗値を制御する。 - 特許庁

Thus, the number of PMOS transistors inside the level shifter is reduced to two, so that the multi-level shifter circuit has a small chip size and consumes a small amount of current.例文帳に追加

これにより、レベルシフタ内のＰＭＯＳトランジスタの個数が２つに減少し、したがってチップ面積が小さくかつ電流消耗も少なくなる。 - 特許庁

Two clamp transistors(TRs) MP3, MN4 are connected in series between operating TRs MP1 (PMOS) and MN2 (NMOS) being components of a CMOS inverter circuit.例文帳に追加

ＣＭＯＳインバーター回路を構成する動作トランジスタＭＰ１（ＰＭＯＳ）とＭＮ２（ＮＭＯＳ）の間に、２つのクランプトランジスタＭＰ３とＭＮ４を直列に接続する。 - 特許庁

Thereafter, the PMOS 6 is turned off by a delay clock signal DCK, and the input changeover switch 2 is also switched to a reference voltage Vr side.例文帳に追加

その後、遅延クロック信号ＤＣＫによってＰＭＯＳ６がオフになると共に、入力切替スイッチ２は基準電圧Ｖｒ側に切り替えられる。 - 特許庁

A silicon film 7 is formed on a high-dielectric gate insulating film 6, and only a silicon film 7 of PMOS region is nitrided to substitute an SiN film 9.例文帳に追加

高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。 - 特許庁

An output buffer circuit 50 configures a resistor based on outputs of the NMOS count latch circuit 30 and the PMOS count latch circuit 40.例文帳に追加

出力バッファ回路５０は、ＮＭＯＳ用カウンタ値保持回路３０とＰＭＯＳ用カウンタ値保持回路４０の出力に基づいて、抵抗を構成する。 - 特許庁

The material of the gate electrode 47 of the pMOS transistor is larger in work function than that of the gate electrode 42 of the nMOS transistor.例文帳に追加

ｎＭＯＳトランジスタのゲート電極４２に比べて、ｐＭＯＳトランジスタのゲート電極４７の方が仕事関数の大きい材料によって形成されている。 - 特許庁

The source terminal of the NMOS transistor Q3 is connected to the output node OUT and the negative voltage ϕL outputted from a negative voltage generating circuit is applied to the drain of the transistor.例文帳に追加

PMOSトランジスタＱ３のソース端子は出力ノードOUTに接続され、ドレイン端子には負電圧発生回路から出力された負電圧φLが印加される。 - 特許庁

When the readout of the data is started, the PMOS 21a, 21b are made OFF, and also signals of a data line are applied to gates of NMOS 11a, 11b.例文帳に追加

データ読み出しが開始されると、ＰＭＯＳ２１ａ，２１ｂがオフにされると共に、データ線の信号がＮＭＯＳ１１ａ，１１ｂのゲートに与えられる。 - 特許庁

Alternatively, the precharge circuit PC can be composed of an NMOS transistor and a P-channel type MOS (hereinafter referred to as the PMOS) transistor.例文帳に追加

本願の他の代表的な発明では、プリチャージ回路ＰＣがＮＭＯＳトランジスタ及びＰチャンネル型ＭＯＳ（以下、ＰＭＯＳという）トランジスタにより構成される。 - 特許庁

Gates of the first and second high breakdown voltage PMOS are connected with a bias signal and its substrate is connected with the high potential of the low voltage power supply.例文帳に追加

第１および第２の高耐圧型ＰＭＯＳのゲートはバイアス信号に接続され、その基板は低電圧の電源の高電位に接続されている。 - 特許庁

In an inverter constituting the data holding circuit, the current capabilities of a first NMOS transistor QN1 and a first PMOS transistor QP1 are adjusted.例文帳に追加

データ保持回路を構成するインバータにおいて、第１のＮＭＯＳトランジスタＱＮ１と第１のＰＭＯＳトランジスタＱＰ１の電流能力を調整する。 - 特許庁