「PmOS」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

At this time, the driving capacity is expressed by the inverter cell where the one other than an operated transistor is replaced with a resistor in a one-stage transistor structure cell, and the inverter cell is expressed by an NMOS transistor and a PMOS transistor operated in a final stage in a multi-stage transistor structure cell.例文帳に追加

この際、一段トランジスタ構造セルでは、動作するトランジスタ以外を抵抗に置き換えたインバータセルで表現し、多段トランジスタ構造セルでは、最後段で動作するNMOSトランジスタ及びPMOSトランジスタでインバータセルを表現する。 - 特許庁

Each inverter 10_i is a CMOS inverter obtained by combining a PMOS 11i and NMOS 12_i and changes a ratio of gate width between the PMOS 11_i and the NMOS 12_i to have respectively different logical threshold values.例文帳に追加

各インバータ１０_ｉは、ＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉを組み合わせたＣＭＯＳインバータで、これらのＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉゲート幅の比を変えることによって、それぞれ異なる論理閾値電圧を持たせるように構成する。 - 特許庁

The driving circuit includes: a driving element PMOS transistor 55 of an LED driving circuit; and a PMOS transistor 103 for discharging electric charges that charge anode-cathode capacity of an LED when turning off the LED.例文帳に追加

本発明の駆動回路は、ＬＥＤ駆動回路の駆動素子ＰＭＯＳトランジスタ５５に加えて、ＬＥＤ消灯時にＬＥＤのアノード・カソード間容量に充電された電荷を放電させるためのＰＭＯＳトランジスタ１０３を設けた。 - 特許庁

Since a VDD power source is connected a source of a PMOS 43, and a VDD5 power source higher than the VDD power source is connected to a substrate terminal, a threshold voltage of the PMOS 43 is increased, and oscillation of the driving circuit 41 can be prevented.例文帳に追加

ＰＭＯＳ４３のソースにＶＤＤ電源が接続され、サブストレート端子に、ＶＤＤ電源よりも高いＶＤＤ５電源が接続されているので、ＰＭＯＳ４３の閾値電圧が増加し、駆動回路４１の発振を防止できる。 - 特許庁

The channel region of the low-voltage PMOS, second dopants are injected to a third depth in the drain of the high-voltage PMOS and the channel region of the low-voltage NMOS, and the second and third depths are deeper than the first depth.例文帳に追加

また高電圧ＰＭＯＳのドレーン及び低電圧ＮＭＯＳのチヤネル領域は、第３の深さの第２ドーパントが注入され、かつ第２、第３の深さは第１の深さより浅いことを特徴とするＣＭＯＳ集積回路。 - 特許庁

On the other hand, when the level of the output OUT is at a low level, since a PMOS TR Mpp is turned on, a boosted voltage VPP higher than a power supply voltage VDD is applied to a back gate of an PMOS TR Mp1.例文帳に追加

一方、前記出力ＯＵＴのレベルがローレベルのときはＰＭＯＳトランジスタＭｐｐがターンオンするので、ＰＭＯＳトランジスタＭｐ１のバックゲートには電源電圧ＶＤＤより大きい値の昇圧電圧ＶＰＰが印加される。 - 特許庁

In the standby, a PMOS transistor Q81 is turned on, a power source VDD (1.8 V) is selected as a circuit power source of the inverter INV (1), and a gate level of the PMOS transistor Q51 for output is set to the VDD level.例文帳に追加

そして、待機時には、ＰＭＯＳトランジスタＱ８１をＯＮし、インバータＩＮＶ（１）の回路電源として電源ＶＤＤ（１．８Ｖ）を選択し、出力用ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤレベルに設定する。 - 特許庁

A PMOS transistor P1 and NMOS transistors N3, N5 are serially connected and a PMOS transistor P2 and NMOS transistors N4, N6 are serially connected between a second power voltage Vdd2 and a ground voltage.例文帳に追加

第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３，Ｎ５が直列に接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ４，Ｎ６が直列に接続される。 - 特許庁

A PMOS transistor Q21 formed in a PMOS forming region A2 is constituted so that a source and drain region 25 is formed by passing through the buried oxide film 4 to a threshold voltage diffusion layer 28 of the semiconductor substrate 1.例文帳に追加

ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 - 特許庁

An NMOS transistor M3 is provided between the input terminal of the circuit 2 and the gate of a PMOS transistor M1, and a PMOS transistor M4 is provided between the input terminal and the gate of an NMOS transistor M2.例文帳に追加

スレーブラッチ回路２の入力端子とＰＭＯＳトランジスタＭ１のゲートとの間には、ＮＭＯＳトランジスタＭ３が設けられ、入力端子とＮＭＯＳトランジスタＭ２のゲートとの間には、ＰＭＯＳトランジスタＭ４が設けられている。 - 特許庁

The control voltage CON is imparted to a PMOS 16 constituting a current mirror, and a potential by an NMOS 18 diode-connected to a sheet resistor 17 connected to the PMOS 16 in series is outputted as a reference voltage VREF.例文帳に追加

制御電圧ＣＯＮを電流ミラーを構成するＰＭＯＳ１６に与え、このＰＭＯＳ１６に直列に接続されたシート抵抗１７とダイオード接続されたＮＭＯＳ１８による電位を、基準電圧ＶＲＥＦとして出力する。 - 特許庁

In the present invention, the gamma voltage selection is controlled by a reduced number of NMOS and PMOS transistors according to the characteristic of the NMOS and PMOS transistor, such that the layout area of the switch array is reduced.例文帳に追加

本発明では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性に応じて、ガンマ電圧の選択が少数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより制御され、これによりスイッチアレイの面積を減少させている。 - 特許庁

In the N-type well within the range sandwiched between the PMOS region and P-type well, a P-type anode region is formed, which is separated from the PMOS region, P-type well, and N-type cathode region and connected to the high-potential wiring.例文帳に追加

ＰＭＯＳ領域とＰ型ウェルに挟まれた範囲のＮ型ウェルには、ＰＭＯＳ領域とＰ型ウェルとＮ型カソード領域から分離されており、高電位配線に接続されているＰ型アノード領域が形成されている。 - 特許庁

A level shift circuit 2A includes a first PMOS transistor 31, a second PMOS transistor 32, a first NMOS transistor 41 and a second NMOS transistor 42, and further includes a third NMOS transistor 43 and a fourth NMOS transistor 44.例文帳に追加

レベルシフト回路２Ａは、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える他、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４をも備える。 - 特許庁

To provide a method for greatly contributing to the reliability of a device, in which the TDDB (Time Dependent Dielectric Breakdown) of a PMOS is improved, and a gate leak current is effectively suppressed, by including a substance which can include charges infinitely in a conventional PMD.例文帳に追加

従来のPMDにチャージを無限に含むことができる物質を包含させることで、PMOSのTDDB(Time Dependent Dielectric Breakdown)向上またはゲート漏えい電流を效果的に抑制することができて、素子の信頼性に大きく寄与する方法を提供する。 - 特許庁

An output terminal of each inverter I_A,m is connected to a gate terminal of a PMOS transistor of an inverter I_B,m2, and an output terminal of each inverter I_B,m is connected to a gate terminal of a PMOS transistor of an inverter I_A,m2.例文帳に追加

各インバータＩ_Ａ,ｍの出力端は、インバータＩ_Ｂ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、各インバータＩ_Ｂ,ｍの出力端は、インバータＩ_Ａ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されている。 - 特許庁

A voltage signal whose voltage results from dividing a power supply voltage by a voltage division circuit 13 is given to a gate of the 1st PMOS TR 1 and a voltage signal at a ground level is given to a gate of the 2nd PMOS TR 20.例文帳に追加

第１のＰＭＯＳ型トランジスタ１のゲートには、電源電圧を分圧回路１３により分圧した電圧信号が与えられ、第２のＰＭＯＳ型トランジスタ２０のゲートには、グランド電位レベルの電圧信号が与えられる。 - 特許庁

In a method of manufacturing an integrated circuit, active channel regions for NMOS and PMOS transistors are selectively formed on a substrate parallel to <100> crystal orientation, so that source/drain regions of the NMOS transistor including a carbon impurity are selectively formed.例文帳に追加

<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、炭素不純物を含むNMOSトランジスターのソース/ドレーン領域を選択的に形成する集積回路の製造方法。 - 特許庁

In a second step S2, a current ICrat is measured by using an on-period geometric multiple PMOS gate potential Gp2, the "L" period and trailing time of which are geometric multiples of the normal PMOS gate potential Gp1.例文帳に追加

その後、ステップＳ２で、ＰＭＯＳゲート電位Ｇｐとして、“Ｌ”期間及び立下がり時間がノーマルＰＭＯＳゲート電位Ｇｐ１の等比倍のオン期間等比倍ＰＭＯＳゲート電位Ｇｐ２を用いて電流ＩＣｒａｔを測定する。 - 特許庁

In a PMOS region 17, an N-type well region 20 is formed on a surface part of a deep well region 16.例文帳に追加

ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。 - 特許庁

A resists mask RM12 is formed so that the part above the region, wherein a PMOS transistor is to be formed, becomes an opening.例文帳に追加

ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開口部となるようにレジストマスクＲＭ１２を形成する。 - 特許庁

A signal of a potential at a node between the pMOS 31 and the nMOS 32 is inputted as a driving signal for driving the pixel to the pixel.例文帳に追加

pMOS３１とnMOS３２の接続点の電位の信号は、画素を駆動する駆動信号として画素部に入力される。 - 特許庁

A first conductive first transistor PMOS has an active region disposed orthogonally to the gate electrode.例文帳に追加

第１導電型の第１のトランジスタＰＭＯＳは、ゲート電極と直交方向に配置された活性領域を有している。 - 特許庁

A control clock S1 is inputted to the gate of a pMOS Q5 connected between a power source and the output terminal of the INV1.例文帳に追加

制御クロックＳ１は、電源とＩＮＶ１の出力端間に接続されたｐＭＯＳ Ｑ５のゲートに入力される。 - 特許庁

To provide a semiconductor device capable of reducing dispersion in the drive capability of NMOS and PMOS transistors.例文帳に追加

ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減らすことができる半導体装置を提供する。 - 特許庁

The foregoing structure increases hole mobility in a compressively strained SiGe channel, and therefore it is advantageous to PMOS.例文帳に追加

これらの構造は、圧縮歪みＳｉＧｅチャネル内の正孔移動度が増大する故に特にＰＭＯＳに有利である。 - 特許庁

To provide a high integration semiconductor device in which breakdown strength of a high breakdown strength PMOS transistor is ensured.例文帳に追加

高耐圧ＰＭＯＳトランジスタの耐圧を確保した高集積化された半導体装置を提供することを目的とする。 - 特許庁

In a PROM of 5 V specification, a wiring pattern 38 is cut off and a PMOS 37 is separated from a word line 11.例文帳に追加

５Ｖ仕様のＰＲＯＭでは、配線パターン３８が切断されてＰＭＯＳ３７はワード線１１から切離される。 - 特許庁

To provide a method capable of forming a drain resistor of a pMOS output transistor with a small layout area.例文帳に追加

小さなレイアウト面積で、ｐＭＯＳ出力トランジスタのドレイン抵抗の形成を可能とする方法が提供される。 - 特許庁

To provide a two-transistor PMOS memory cell which has a low programming voltage and a superior tolerance with respect to punch through.例文帳に追加

プログラミング電圧が低く、パンチスルーに対して優れた耐性を有する２トランジスタＰＭＯＳメモリセルを提供すること。 - 特許庁

Hence, the output voltage VOUT of the constant voltage which is a source voltage of the PMOS transistor 16 is certainly increased.例文帳に追加

よって、ＰＭＯＳトランジスタ１６のソース電圧である定電圧の出力電圧ＶＯＵＴが確実に高くなる。 - 特許庁

PMOS transistors for load QP1 and QP2 are connected to the sense node SA and the reference sense node RSA respectively.例文帳に追加

センスノードＳＡ及び参照センスノードＲＳＡには負荷用ＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続されている。 - 特許庁

The thin-film transistors include first PMOS pull-up thin-film transistors and first NMOS pass thin-film transistors.例文帳に追加

このような薄膜トランジスタは第１ＰＭＯＳプルアップ薄膜トランジスタ及び第１ＮＭＯＳパス薄膜トランジスタを有する。 - 特許庁

Thus, a node NL goes to 'L' level to bring a PMOS 11 to be conductive, thereby confirming the level of the nodes NH, NL.例文帳に追加

これにより、ノードＮＬは“Ｌ”となってＰＭＯＳ１１がオン状態となり、ノードＮＨ，ＮＬのレベルが確定する。 - 特許庁

An SOI substrate 14 is separated into a PMOS forming region and an NMOS forming region by FTI 26.例文帳に追加

ＳＯＩ基板１４は、ＦＴＩ２６によって、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域に分離されている。 - 特許庁

A direct Si nitride film 109 is formed so as to cover the PMOS, and an interlayer insulating film of SiO2 is formed on the film 109.例文帳に追加

このＰＭＯＳを覆うように直接Ｓｉ窒化膜１０９、その上にＳｉＯ_２の層間絶縁膜を形成する。 - 特許庁

The NOR gates of the flip-flop and the buffer unit receive clear signals as inputs and are composed of PMOS transistors.例文帳に追加

フリップフロップとバッファー部のＮＯＲゲートは、クリア信号を入力として有し、ＰＭＯＳトランジスタから構成される。 - 特許庁

Further, in a PMOS transistor 31, power supply voltage VDD is applied to a source and a drain thereof, and hence no current flows.例文帳に追加

また、ＰＭＯＳトランジスタ３１において、ソース及びドレインが電源電圧ＶＤＤであるので、電流が流れない。 - 特許庁

Sources and drains of PMOS transistors M21 and M22 to M2n are connected to a signal node N1 where a signal propagates.例文帳に追加

ＰＭＯＳのトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのソースとドレインは、信号が伝搬する信号ノードＮ１に接続されている。 - 特許庁

A current mirror circuit is formed of PMOS transistors 14 and 16, and the drain currents I are supplied to the current mirror circuit.例文帳に追加

ＰＭＯＳトランジスタ１４，１６は電流ミラー回路を形成し、電流ミラー回路にドレイン電流Ｉを供給する。 - 特許庁

Nitrogen (or halogen element) is diffused into a semiconductor substrate 101 of NMOS region (or PMOS region).例文帳に追加

ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１に対して、窒素（またはハロゲン元素）を導入する。 - 特許庁

To restrain fluctuation of a threshold voltage of a PMOS semiconductor element by obstructing diffusion of boron atoms to a silicon semiconductor substrate.例文帳に追加

ボロン原子のシリコン半導体基板への拡散を阻止して、ＰＭＯＳ半導体素子の閾値電圧の変動を抑制する。 - 特許庁

A low side gate drive circuit 312 includes: a pMOS transistor Q3; an nMOS transistor Q4; and a resistor R2.例文帳に追加

ローサイドゲート駆動回路３１２は、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４と、抵抗Ｒ２とを有する。 - 特許庁

When the output node NO is made -1V, a control circuit 10 turns off the PMOS transistors TP1 and TP2.例文帳に追加

出力ノードＮＯを−１Ｖにするとき、制御回路１０はＰＭＯＳトランジスタＴＰ１及びＴＰ２をオフにさせる。 - 特許庁

A high side gate drive circuit 311 includes: a pMOS transistor Q1; an nMOS transistor Q2; and a resistor R1.例文帳に追加

ハイサイドゲート駆動回路３１１は、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２と、抵抗Ｒ１とを有する。 - 特許庁