「PmOS」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

Each gate of the fourth PMOS transistor and the fifth NMOS transistor is connected to the first intermediate node, a gate of the sixth NMOS transistor is connected to the clock pulse signal, and a second intermediate node between the fourth PMOS transistor and the fifth NMOS transistor is brought into its logic level maintained by a second latch.例文帳に追加

第４ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタのゲートは、第１中間ノードに連結され、第６ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結され、第４ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタとの間の第２中間ノードは、第２ラッチによりそのロジックレベルが維持される。 - 特許庁

Between a node N1 as a first output section and a power source Vdd, PMOS transistors MP1 and MP3 are interposed in parallel with each other and between a node N2 as a second output section and the power source Vdd, PMOS transistors MP2 and MP4 are interposed in parallel with each other.例文帳に追加

第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。 - 特許庁

The trigger circuit 8 includes: a PMOS transistor P1 with a gate and a backgate connected to the power source line 4 and a source connected to the thyristor 7; and an NMOS transistor N1 for generating a current in which the current I1 is amplified in response to the current I1 flowing through the PMOS transistor P1.例文帳に追加

トリガ回路８は、ゲート及びバックゲートが電源線４に接続され、ソースがサイリスタ７に接続されたＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１に応答して電流Ｉ１が増幅された電流を生成するＮＭＯＳトランジスタＮ１とを備えている。 - 特許庁

The electrostatic-discharge protecting structure for use of a CMOS device having a pMOS transistor and an nMOS transistor contains an electrostatic trigger structure that uniformly triggers both outputs of the pMOS transistor and the nMOS transistor, to protect the device from both positive and negative electrostatic discharge situations.例文帳に追加

ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有するＣＭＯＳデバイス使用のための静電気放電保護構造は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ両出力を均一にトリガする静電気トリガ構造を含み、正および負の静電気放電状態の両方から保護する。 - 特許庁

An overflow drain voltage control circuit includes an operational amplifier for maintaining an overflow drain voltage to a voltage in response to an input voltage, the operational amplifier includes a first PMOS transistor at a pullup side, and a drain of the first PMOS transistor supplies the overflow drain voltage.例文帳に追加

オーバーフロードレイン電圧制御回路はオーバーフロードレイン電圧を入力電圧に応じた電圧値に維持する演算増幅器を含み、演算増幅器はプルアップ側に第１のＰＭＯＳトランジスタを含み、第１のＰＭＯＳトランジスタのドレインがオーバーフロードレイン電圧を供給する。 - 特許庁

Thereafter, a gate electrode 5 of rich silicon state is formed in the nMOS region and a gate electrode 6 of rich Ni state is formed in the pMOS region by conducting the annealing process through formation of a mask layer 4 only to the pMOS region and silicon ion implantation only to the nMOS region.例文帳に追加

その後、ｐＭＯＳ領域のみにマスク層４を形成して、ｎＭＯＳ領域のみにシリコンをイオン注入し、アニール処理することにより、ｎＭＯＳ領域にはシリコンリッチ状態のゲート電極５を、ｐＭＯＳ領域にはＮｉリッチ状態のゲート電極６を形成する。 - 特許庁

When PMOS transistors P1, P2 are in ON, OFF states, the storage terminal Na can be kept at a 'H' state by the PMOS P1, and the storage terminal Nb can be kept logically at a 'L' state by a gate leak current flowing from a gate of the NMOS transistor N2 to a semiconductor substrate.例文帳に追加

ＰＭＯＳトランジスタＰ１，Ｐ２がＯＮ，ＯＦＦ状態の場合、記憶端子ＮａはＰＭＯＳトランジスタＰ１によって“Ｈ”の状態に、記憶端子ＮｂはＮＭＯＳトランジスタＮ２のゲートから半導体基板に抜けるゲートリーク電流によって論理的に“Ｌ”の状態を保つことができる。 - 特許庁

A bias voltage supply circuit consisting of pMOS transistors(TRs) P2, P3 whose sources receive different voltages and whose gates receive a mode control signal, generates a bias voltage of a different level depending on the mode control signal and supplies the voltage to an n-well of the pMOS TRs.例文帳に追加

ソースにそれぞれ異なる電圧が印加され、ゲートにモード制御信号が入力されるｐＭＯＳトランジスタＰ２とＰ３によって構成されているバイアス電圧供給回路によって、モード制御信号に応じて異なるレベルのバイアス電圧を生成し、ｐＭＯＳトランジスタのｎウェルに供給する。 - 特許庁

After removing the ion implantation mask pattern, a transfer gate electrode, an NMOS gate electrode, and a PMOS gate electrode are formed on a semiconductor substrate in a pixel region, on that of the NMOS region, and on that of the PMOS region, respectively, by patterning the polysilicon film.例文帳に追加

イオン注入マスクパターンを除去した後にポリシリコン膜をパターニングして画素領域の半導体基板上に転送ゲート電極、ＮＭＯＳ領域の半導体基板上にＮＭＯＳゲート電極及びＰＭＯＳ領域の半導体基板上にＰＭＯＳゲート電極を形成する。 - 特許庁

Simultaneously, the source-drain voltage is sampled and held when the PMOS transistor is conductive, and a sampled-held value is given to the subtractor circuit in place of a drain voltage to prevent an output of the subtractor circuit from highly swinging when the PMOS transistor is nonconductive.例文帳に追加

同時にＰＭＯＳトランジスタが導通状態におけるソース−ドレイン間電圧をサンプルホールドしておき、ＰＭＯＳトランジスタが非導通状態においては、そのサンプルホールドした値をドレイン電圧の代わりに減算回路に入力して減算回路の出力が大きく振れるのを防止する。 - 特許庁

The second loop is constituted of a source ground amplifier in order to keep the voltage of the drain electrode of the PMOS transistor 13 constant by controlling the gate electrode of the PMOS transistor 13 according to an error signal, and the output level of the source ground amplifier is provided with DC offset.例文帳に追加

誤差信号に応じてＰＭＯＳトランジスタ１３のゲート電極を制御して、ＰＭＯＳトランジスタ１３のドレイン電極の電圧を一定に保持するために、第２のループをソース接地増幅器により構成するとともに、ソース接地増幅器の出力レベルにＤＣオフセットを持たせている。 - 特許庁

A node connecting the drains of the PMOS transistor P1 and the NMOS transistor N1 serves as an input, a node connecting the drains of the PMOS transistor P2 and the NMOS transistor N2 also serves as an inpt, and AC voltage signals are inputted to these inputs.例文帳に追加

そして、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のドレイン同士を接続するノードを入力とし、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のドレイン同士を接続するノードも入力としており、これらの入力に対して交流電圧信号が入力される。 - 特許庁

When the capacity value of the load A fluctuates, an inclination adjustment circuit 6 of a driving circuit 1 adjusts gate voltage to be applied to pMOS 52 and nMOS 53 of current control circuits 50 and 51, and adjusts current caused to flow between respective sources and respective drains of the pMOS 52 and nMOS 53.例文帳に追加

負荷Ａの容量値が変動した場合、駆動回路１の傾き調整回路６は、電流制御回路５０，５１のｐＭＯＳ５２及びｎＭＯＳ５３に印加するゲート電圧を調整し、ｐＭＯＳ５２及びｎＭＯＳ５３の各ソース−ドレイン間に流れる電流を調整する。 - 特許庁

Although the waveform is influenced by a black display pixel of the same line at white display time, its influence is large, when the NMOS 125n is turning on; the influence is small, when the PMOS 125p is turning on; and the influence is large, when the PMOS 125p is turning off; and the influence is small, when the NMOS 125n is turning off.例文帳に追加

白表示時には同一行の黒表示画素の影響を受けるが、ＮＭＯＳ１２５ｎのオンはその影響が大きくＰＭＯＳ１２５ｐのオンはその影響が小さいし、ＰＭＯＳ１２５ｐのオフはその影響が大きくＮＭＯＳ１２５ｎのオフはその影響が小さい。 - 特許庁

In this waveform output device, each of PMOS transistors 21, 22 is successively turned 'OFF' to vary the resistance value between a PMOS transistor 23 and a power source VDD, and, on the basis of the varied resistance value, the amplitude of a waveform at a connecting point between the transistor 23 and an NMOS transistor 31 is controlled.例文帳に追加

ＰＭＯＳトランジスタ２１，２２のそれぞれが順次ＯＦＦになることにより、ＰＭＯＳトランジスタ２３と電源ＶＤＤとの間の抵抗値が可変し、可変した抵抗値に基づいて、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３１との接続点における波形の振幅が制御される。 - 特許庁

Between a node N1 as a first output section and a power source Vdd, PMOS transistors MP1 and Mp3 are interposed in parallel with each other and between a node N2 as a second output section and the power source Vdd, PMOS transistors MP2 and MP4 are interposed in parallel with each other.例文帳に追加

第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。 - 特許庁

The gate terminal of the pMOS transistor 202 is connected to a connection point Vb between the drain terminal of the nMOS transistor 203 and of the decoupling capacitor 201, and the gate terminal of the nMOS transistor 203 is connected to a connection Va between a drain terminal of the pMOS transistor 202 and the decoupling capacitor 201.例文帳に追加

また、ｐＭＯＳトランジスタ２０２のゲート端子は、ｎＭＯＳトランジスタ２０３のドレイン端子とデカップリングコンデンサ２０１との接続点Ｖｂに接続され、ｎＭＯＳトランジスタ２０３のゲート端子はｐＭＯＳトランジスタ２０２のドレイン端子とデカップリングコンデンサ２０１との接続点Ｖａに接続されている。 - 特許庁

An output node NO is connected to a ground potential through a PMOS transistor TP1 and a NMOS transistor TN1, while, the node NO is connected to a node N6 being made selectively a ground potential or VDD through a PMOS transistor TP2 or a NMOS transistor TN2.例文帳に追加

出力ノードＮＯが、一方ではＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１を介してグランド電位に接続され、他方ではＰＭＯＳトランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２を介して、選択的にグランド電位又はＶＤＤにされるノードＮ６に接続されている。 - 特許庁

The protection circuit comprises a PMOS transistor P1, with the drain connected to an external terminal and the gate, the source, and the back gate connected to a power source line 4, and a PMOS transistor P2 with the gate, the source, and the back gate connected to an external terminal 1 and the drain connected to a ground line 5.例文帳に追加

本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。 - 特許庁

When PN ratio (4Wp/2Wn) = 2, the number of PMOS transistors and NMOS transistors are set asymmetrically to 4:2 and the gate widths Wp of the PMOS transistors 3 to 6 and the gate widths Wn of the NMOS transistors 7, 8 are always set equally to keep the PN ratio (4Wp/2Wn) = 2 unchanged.例文帳に追加

ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２の場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称とし、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持する。 - 特許庁

A polycrystalline silicon film 115 is deposited, the sidewall of the polycrystalline silicon film 115 is formed on the gate electrode sidewall of a PMOS through selective etching, and an external base region 120a of the NPN transistor and a source/drain region 120b of the PMOS are formed at the same time.例文帳に追加

次に、多結晶シリコン膜１１５を堆積し、選択的エッチングによってＰＭＯＳのゲート電極側壁に多結晶シリコン膜１１５のサイドウォールを形成し、ＮＰＮトランジスタの外部ベース領域１２０ａとＰＭＯＳのソース／ドレイン領域１２０ｂを同時に形成する。 - 特許庁

An intermediate node potential setting circuit FNDV1 is provided for an analog switch with a first CMOS switch (a PMOS transistor PMS11, an NMOS transistor NMS11) and a second CMOS switch (a PMOS transistor PMS12, an NMOS transistor NMS12) connected in series to each other.例文帳に追加

第１のＣＭＯＳスイッチ（ＰＭＯＳトランジスタＰＭＳ１１、ＮＭＯＳトランジスタＮＭＳ１１）と第２のＣＭＯＳスイッチ（ＰＭＯＳトランジスタＰＭＳ１２、ＮＭＯＳトランジスタＮＭＳ１２）とを直列接続したアナログスイッチに対して中間ノード電位設定回路ＦＮＤＶ１を設ける。 - 特許庁

A drain voltage of the NMOS transistor M5 gets low when the NMOS transistor M5 is turned on, a PMOS transistor M7 is turned on to reduce a gate voltage of the PMOS transistor M7, and a gate voltage of an output transistor M1 is increased to decrease the output current io.例文帳に追加

ＮＭＯＳトランジスタＭ５がオンするとＮＭＯＳトランジスタＭ５のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ７のゲート電圧を低下させるためＰＭＯＳトランジスタＭ７がオンし、出力トランジスタＭ１のゲート電圧を上昇させて、出力電流ｉｏを減少させるようにした。 - 特許庁

The DC/DC converter is provided with a PMOS transistor Q29 for shorting an output terminal CP20 of a charge pump 20 in an initial stage with a voltage V10 becoming a reference voltage for boosting to remove influence by a parasitic diode of a PMOS transistor in the charge pump 20 in the initial stage in a rise period.例文帳に追加

立ち上がり期間において、初段のチャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードによる影響を排除するために、初段のチャージポンプ２０の出力端子ＣＰ２０を、昇圧の基準となる電圧Ｖ１０と短絡させるためのＰＭＯＳトランジスタＱ２９を設けた。 - 特許庁

An element 110 permitting a first program is connected between a PMOS transistor MP100 connected to power source voltage VCC and a node N10.例文帳に追加

電源電圧ＶＣＣに接続されたＰＭＯＳトランジスタＭＰ１００とノードＮ１０間に第１プログラム可能な素子１１０が接続される。 - 特許庁

To a source of this PMOS transistor TR1, a memory cell MC is connected for supplying a boosted voltage VDDR for a leading operation.例文帳に追加

このＰＭＯＳトランジスタＴＲ１のソースには、リード動作用の昇圧電圧ＶＤＤＲが供給されるメモリセルＭＣが接続されている。 - 特許庁

First and fourth resistors (R1, R4) are connected with a PMOS transistor (P1) configured by the totem-pole connection and a source of an NMOS transistor (N1), respectively.例文帳に追加

トーテンポール接続したＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）のソース側にそれぞれ第１、第４の抵抗（Ｒ１、Ｒ４）を接続する。 - 特許庁

Gates of the PMOS transistors MP5A and MP5B are connected in common and gates of the NMOS transistors MN5A and MN5B are connected in common.例文帳に追加

ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートは共通に接続され、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂのゲートは共通に接続されている。 - 特許庁

A first transistor is an NMOS device, a second transistor is a PMOS device, and a CMOS device is constituted of the first and the second transistor.例文帳に追加

第１トランジスタがＮＭＯＳデバイスで第２トランジスタがＰＭＯＳデバイスであり、第１トランジスタと第２トランジスタとがＣＭＯＳデバイスを構成する。 - 特許庁

The input stage includes a pair of NMOS transistors in a common-gate configuration and a pair of PMOS transistors in a common-source configuration.例文帳に追加

入力ステージは、共通ゲート構成における１ペアのＮＭＯＳトランジスタと、共通ソース構成における１ペアのＰＭＯＳトランジスタと、を含む。 - 特許庁

A pMOS load transistor Qp1 is formed on an n-type active region 12a, and a load transistor Qp2 is formed on an n-type active region 12b.例文帳に追加

ｎ型能動領域１２ａにｐＭＯＳ負荷トランジスタＱｐ１、ｎ型能動領域１２ｂに負荷トランジスタＱｐ２が形成されている。 - 特許庁

An impurity diffusion layer, constituting the source region 15 and the drain region 16 of a pMOS 11, is formed very shallow depth, to an extent of 50 nm.例文帳に追加

ｐＭＯＳ１１のソース領域１５およびドレイン電極１６を構成する不純物拡散層を５０ｎｍ程度の極浅に形成する。 - 特許庁

A PMOS transistor between a power source and each bit line of an internal data bus sets the bit line to an H level when a read enable signal is in an L level.例文帳に追加

電源と内部データバス各ビット線との間のＰＭＯＳトランジスタは、リードイネーブル信号がＬレベルの時に該ビット線をＨレベルにする。 - 特許庁

A PMOS transistor 14 interrupts power supply to an oscillation circuit 15 when the output C of the NAND circuit 13 is at the H level.例文帳に追加

ＰＭＯＳトランジスタ１４はＮＡＮＤ回路１３の出力ＣがＨレベルであるときに発振回路１５への電源供給を遮断する。 - 特許庁

The body terminal of the NMOS transistors are coupled to a first voltage source, and the body terminal of the PMOS transistors are coupled to a second voltage source.例文帳に追加

ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。 - 特許庁

According to the structure of the droplet ejection device, a charging/discharging driving circuit 50 to which a PMOS 52A and an NMOS 52B are serially connected, is connected to a piezoelectric element 30.例文帳に追加

圧電素子３０には、ＰＭＯＳ５２ＡとＮＭＯＳ５２Ｂとが直列接続された充放電駆動回路５０が接続されている。 - 特許庁

When the output signal S3 of the EOR 3 is at 'L', a PMOS 5 is conductive to charge a capacitor 7 according to a time constant consisting of its capacitance and a resistance of a resistor 6.例文帳に追加

出力信号Ｓ３が“Ｌ”でＰＭＯＳ５がオン状態となり、キャパシタ７は抵抗６との時定数に従って充電される。 - 特許庁

The first conductor Rs1 and the second conductor Rs2 can be replaced with a PMOS transistor having the temperature characteristics of an on-resistance equal to each other.例文帳に追加

第１導電体Ｒs1と第２導電体Ｒs2はオン抵抗の温度特性が等しいＰＭＯＳトランジスタに置き換えることも可能である。 - 特許庁

A test mode input circuit 15 comprises an NOMS transistor(TR) 22, a PMOS TR 23, an inverter 24, and a current-limiting circuit 25.例文帳に追加

テストモード入力回路１５は、ＮＭＯＳのトランジスタ２２、ＰＭＯＳのトランジスタ２３、インバータ２４、および電流制限回路２５から構成される。 - 特許庁

The amplifiers AMPLD2 and AMPLD2R have the same constitution fundamentally, three PMOS transistors, and two NMOS transistors.例文帳に追加

それらのアンプＡＭＰＬＤ２、ＡＭＰＬＤ２Ｒは基本的に同じ構成であり、３つのＰＭＯＳトランジスタ、２つのＮＭＯＳトランジスタを備えている。 - 特許庁

The control circuit PDRV drives and controls a PMOS transistor M12 in a driver circuit DRV1.例文帳に追加

制御回路ＰＤＲＶは、その出力信号（ｎｅｔ２７の電圧）によって、ドライバ回路ＤＲＶ１内のＰＭＯＳトランジスタＭ１２を駆動制御する。 - 特許庁

The voltage of a node between the resistors 31, 33 is impressed to a substrate of a PMOS 33-1a constituting the inverter 33-1.例文帳に追加

分圧抵抗３１及び３２の接続点の電圧は、インバータ３３−１を構成するＰＭＯＳ３３−１ａの基板（サブストレート）に印加される。 - 特許庁

The amplifier circuit 20 has a drive part configured by mutually connecting drain terminals of a PMOS transistor T_1 and an NMOS transistor T_2.例文帳に追加

増幅回路２０は、ＰＭＯＳトランジスタＴ_１およびＮＭＯＳトランジスタＴ_２それぞれのドレイン端子が互いに接続されてなる駆動部を有する。 - 特許庁

The first pMOS 130 with a gate G and a drain D connected thereto functions as a rectifying device for allowing a current to flow to the drain D from a source S.例文帳に追加

ゲートＧとドレインＤが接続している第１ｐＭＯＳ１３０は、ソースＳからドレインＤへ電流を通す整流素子として機能する。 - 特許庁

The NMOS transistor Q3 and the PMOS transistor Q5 are connected in series to form an inverter and constitute part of a flip-flop circuit.例文帳に追加

ＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ５は直列に接続されてインバータを形成し、フリップフロップ回路の一部を構成している。 - 特許庁