「PmOS」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

This level shifter circuit consists of a low power supply voltage operation inverter INV4, a high-power supply voltage operation inverter INV5, NMOS TRs NT5, NT6, and a PMOS TR PT3.例文帳に追加

低電源電圧動作インバータＩＮＶ４、高電源電圧動作インバータＩＮＶ５、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６、ＰＭＯＳトランジスタＰＴ３により構成されている。 - 特許庁

For this, when the power supply is instantaneously interrupted to permit the power supply voltage VDD to be lowered, a PMOS 12 is turned on to permit the electric charges stored on the capacitor 13 to be supplied to a node A.例文帳に追加

そのため、瞬断して電源電圧ＶＤＤが低下するとＰＭＯＳ１２がオンし、キャパシタ１３に蓄えられた電荷がノードＡに供給される。 - 特許庁

A first power supply system is divided by a PMOS transistor MP1 and a resistor R1, and the voltage of the power supply is reflected on a signal appearing at a connection node N3.例文帳に追加

第１の電源系をＰＭＯＳトランジスタＭＰ１および抵抗Ｒ１により分圧し、この電源の電圧を接続ノードＮ３に現れる信号に反映させる。 - 特許庁

Each constant current driving part 20A has a PMOS 21, which is controlled by an input signal PWi to turn on/turn off, between a power supply potential VDD and a node potential N20.例文帳に追加

各定電流駆動部２０Ａは、電源電位ＶＤＤとノードＮ２０との間に入力信号ＰＷｉによってオン・オフ制御されるＰＭＯＳ２１を有している。 - 特許庁

The silicide region 9 is isolated from both the PMOS region and the NMOS region in a plan view, and formed inside the region of the opposed isolating film 3.例文帳に追加

シリサイド領域９は、平面的に見てＰＭＯＳ領域ともＮＭＯＳ領域とも離れており、ＰＮ対向分離膜３の領域の内側に形成されている。 - 特許庁

A second circuit 24 belonging to a second power supply system 21 comprises an inverter INV2T consisting of an NMOS transistor NM2T and a PMOS transistor MP2T.例文帳に追加

第２の電源系統２１に属する第２の回路２４は、ＮＭＯＳトランジスタＭＮ２ＴとＰＭＯＳトランジスタＭＰ２Ｔとで構成されたインバータＩＮＶ２Ｔを含んでいる。 - 特許庁

That its, the PMOS transistor 1 for voltage switching is turned on, and a boosting power source VPP is supplied to a common power line as an output voltage VOUT.例文帳に追加

すなわち、電圧切替用ＰＭＯＳトランジスタ１はオン状態になり、昇圧電源ＶＰＰが共通電源線に出力電圧ＶＯＵＴとして供給される。 - 特許庁

A control signal /S(0,0) is applied to a gate of the PMOS TR T13 and an inverse of the control signal /S(0,0) is applied to a gate of the NMOS TR T14.例文帳に追加

ＰＭＯＳトランジスタＴ１３のゲートには制御信号／Ｓ（０，０）が、ＮＭＯＳトランジスタＴ１４のゲートには制御信号／Ｓ（０，０）の反転信号が接続される。 - 特許庁

By using a resistor 32 as a load of a pMOS transistor 31 at the initial stage of the output buffer part 30, a resistance against overshooting of power voltage is improved.例文帳に追加

出力バッファ部３０の初段においてｐＭＯＳトランジスタ３１の負荷を抵抗３２とすることにより、電源電圧のオーバーシュートに対する耐性を向上させる。 - 特許庁

In the PMOS transistor 10, a source terminal is connected to a bit line BL, a drain terminal is connected to a data storage node Na, and a gate terminal is connected to a word line WL.例文帳に追加

ＰＭＯＳトランジスタ１０は、ソース端子がビット線ＢＬに接続され、ドレイン端子がデータ・ストレージノードＮaに接続され、ゲート端子がワード線ＷＬに接続される。 - 特許庁

The semiconductor integrated circuit includes a delay circuit 19 for outputting a delayed signal that is a delayed control signal V_in to gate terminals of a PMOS 1 and an NMOS 2.例文帳に追加

半導体集積回路は、制御信号Ｖ_inを遅延させて得られる遅延信号を、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子に出力する遅延回路１９を備える。 - 特許庁

To provide a semiconductor device capable of making compatible improvement in the NBTI service life of a pMOS transistor and improvement in the performance of an nMOS transistor.例文帳に追加

本発明は、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上およびｎＭＯＳトランジスタの高性能化を両立することができる半導体装置を提供する。 - 特許庁

In ordinary operation, an output of an inverter circuit INV3 becomes the H level, and the output of an inverter circuit INV4 becomes an L level to switch on the PMOS transistor MP5.例文帳に追加

通常動作時には、インバータ回路ＩＮＶ３の出力がＨレベルとなりインバータ回路ＩＮＶ４の出力がＬレベルとなってＰＭＯＳトランジスタＭＰ５がオンする。 - 特許庁

A pre-buffer 58 is configured to connect a control signal voltage change adjustment circuit 59 between an internal output node 14 and a drain of a PMOS transistor 10.例文帳に追加

プリバッファ５８は、内部出力ノード１４とＰＭＯＳトランジスタ１０のドレインとの間に制御信号電圧変化調整回路５９を接続する構成とする。 - 特許庁

To provide a semiconductor device in which an nMOS and a pMOS both have low threshold voltages and which is low-cost, and to provide a method of manufacturing the same.例文帳に追加

ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。 - 特許庁

A drain voltage VD2 of the NMOS transistor 5 is given to gates of a PMOS transistor 3 and an NMOS transistor 6 and an Vout is output from an output terminal 70.例文帳に追加

ＮＭＯＳトランジスタ５のドレイン電圧ＶＤ２をＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６に接続し、出力信号Ｖoutを出力端子７０から出力する。 - 特許庁

Moreover, a NAND gate is constituted by connecting the source of pMOS to the high level and connecting the source of nMOS to the low level in view of lowering electron affinity of single gate 22 of the nMOS.例文帳に追加

また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｎＭＯＳの片側ゲート２２の電子親和力を減らし、ＮＡＮＤゲートを構成する。 - 特許庁

Since an output of the comparator 2 is at the L level, an H level is held in a signal Sig(V1-H) applied to the gate terminal of a PMOS transistor M1 from a control circuit 1.例文帳に追加

コンパレータ２の出力はＬレベルであるので制御回路１からＰＭＯＳトランジスタＭ１のゲート端子に印加される信号Sig(Ｖ１−Ｈ)はＨレベルが保持される。 - 特許庁

A PMOS(P-channel metal oxide semiconductor) transistor 30 is connected additionally between a node SAP1 being a control terminal of a sense amplifier 20A and a node SAP2, thereby offset is caused in the sense amplifier 20A.例文帳に追加

センスアンプ２０Ａの制御端子であるノードＳＡＰ１とノードＳＡＰ２の間に、Ｐ型ＭＯＳトランジスタ３０を付加接続し、センスアンプ２０Ａにオフセットを発生させる。 - 特許庁

When selecting the scan line COM, the NMOS transistor 22 is turned on while the PMOS transistor 23 is turned off, to connect the scan line COM to the earth potential part GND.例文帳に追加

走査線ＣＯＭの選択時にはＮＭＯＳトランジスタ２２をＯＮにしＰＭＯＳトランジスタ２３をＯＦＦにすることによって走査線ＣＯＭをアース電位部ＧＮＤに接続する。 - 特許庁

The tensile stress layer forms the compressive channel in a PMOS device, and the compressive stress layer forms the tensile channel in an NMOS device.例文帳に追加

伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。 - 特許庁

An inverter circuit INV1 is connected to a ground wiring GND1 for power supply, and is connected to a power supply wiring VDD1 via a PMOS transistor MP5.例文帳に追加

インバータ回路ＩＮＶ１は、電源供給のために接地配線ＧＮＤ１に接続され、電源配線ＶＤＤ１にはＰＭＯＳトランジスタＭＰ５を介して接続される。 - 特許庁

In the PMOS transistor P2, a source is connected to the signal line 20, a drain is connected to the second ground line 24, and a gate and a back gate are connected to the second power source line 23.例文帳に追加

ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。 - 特許庁

The first parameter and the second parameter may include the thickness or the dopant profile of the gate electrode materials 120 of the PMOS and NMOS transistors.例文帳に追加

上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。 - 特許庁

To provide an integrated circuit having a STI structure where the occurrence of leakage current between adjacent PMOS transistors can be minimized, and to provide its manufacturing method.例文帳に追加

隣接するＰＭＯＳトランジスタ間に漏れ電流が生じることを最小化できるＳＴＩ構造を有する集積回路及びその製造方法を提供する。 - 特許庁

The drain currents of the PMOS transistor M15 are turned into the drain currents of the NMOS transistor M17, and the same currents flow to a resistor R5, and voltage drop is generated.例文帳に追加

ＰＭＯＳトランジスタＭ１５のドレイン電流はＮＭＯＳトランジスタＭ１７のドレイン電流になり、抵抗Ｒ５にも同じ電流が流れ電圧降下が発生する。 - 特許庁

The peripheral NMOS Tr 52 region and the peripheral PMOS Tr 53 region are provided via a gate oxide film 3 on the semiconductor substrate 1 of this peripheral region, and these are coated with a first interlayer insulating film 11.例文帳に追加

この周辺領域の半導体基板1上には、ゲート酸化膜3を介して周辺NMOSTr52と周辺PMOSTr53とが設けられ、これらは第1の層間絶縁膜11で覆われている。 - 特許庁

To provide a semiconductor device having a highly reliable insulated gate transistor with small dispersion, excellent in transistor characteristic even in a short-gate PMOS transistor.例文帳に追加

ゲート長の短いＰＭＯＳトランジスタにおいてもトランジスタ特性の優れたバラツキの少ない、信頼性に優れた絶縁ゲート型トランジスタを有する半導体装置を提供する。 - 特許庁

Between the nodes N1 and N2, a transfer gate TF1 is inserted receiving the inversion standby signal bar STB and the standby signal STB at the MOS gate and the PMOS gate.例文帳に追加

ノードＮ１，Ｎ２間に、ＭＯＳゲート及びＰＭＯＳゲートに反転スタンバイ信号バーＳＴＢ及びスタンバイ信号ＳＴＢを受けるトランスファゲートＴＦ１が介挿される。 - 特許庁

Afterwards, 'L' data signals DT1-DTn are outputted via NOR 311-31n and PMOS 321-32n of a discharge part 30 to data buses 401-40n.例文帳に追加

その後、“Ｌ”のデータ信号ＤＴ１〜ＤＴｎが、ディスチャージ部３０のＮＯＲ３１_１〜３１_ｎ及びＰＭＯＳ３２_１〜３２_ｎを介して、データバス４０_１〜４０_ｎに出力される。 - 特許庁

At this time, since current does not flow to the pMOS detection switch 43, the output voltage Gn of the output circuit unit 31-1 becomes equal to input voltage VX.例文帳に追加

この時、ｐＭＯＳ検出用スイッチ４３には電流は流れないから、出力回路ユニット３１−１の出力電圧Ｇｎは入力電圧ＶＸに等しくなる。 - 特許庁

In another embodiment, an internal voltage line is effectively connected to an external voltage line through the turning-on of a PMOS or depletion type NMOS transistor for power up.例文帳に追加

他の実施の形態において、内部電圧ラインはパワーアップ用ＰＭＯＳまたは空乏型ＮＭＯＳトランジスタのターンオンを通じて外部電圧ラインと効果的に連結される。 - 特許庁

A semiconductor device 1 comprises a plurality of PMOS transistors formed on a substrate 8, and a plurality of NMOS transistors formed on the substrate 8.例文帳に追加

本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。 - 特許庁

Each circuit unit 60 outputting a 1/0 logical value in a fuse program circuit 58 comprises a PMOS transistor 62, a NMOS transistor 64, and a program fuse 66.例文帳に追加

ヒューズプログラム回路５８において１／０論理値を出力する各回路ユニット６０は、ＰＭＯＳトランジスタ６２と、ＮＭＯＳトランジスタ６４と、プログラムヒューズ６６とを含む。 - 特許庁

When an H level signal is input from a control signal pin 190, the PMOS transistor 160 is in isolation, and the common pin 120 functions as a signal pin.例文帳に追加

制御信号ピン１９０からＨレベル信号が入力された場合には、ＰＭＯＳトランジスタ１６０は遮断状態となり、共用ピン１２０は信号ピンとして機能する。 - 特許庁

An n^+-type impurity region 32 is formed in between the p^+-type impurity region 33 and the PMOS 15 in the upper surface of the n-type impurity region 28.例文帳に追加

ｐ^＋型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ^＋型不純物領域３２が形成されている。 - 特許庁

To obtain a semiconductor device having good transistor characteristics by forming an oxide film having different thicknesses at ends of active regions in NMOS and PMOS regions of the device.例文帳に追加

半導体装置において、ＮＭＯＳ領域と、ＰＭＯＳ領域とで、活性領域端部において、厚みの異なる酸化膜を形成し、良好なトランジスタ特性を得る。 - 特許庁

Thereby, along with a thin film specification, high-speed operation can be materialized since the breakdown voltage can be satisfied for PMOS transistors MPL1 and MPL2 also as the thin film specification.例文帳に追加

これにより、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２を薄膜仕様としてもその耐圧を満たすことができ、薄膜仕様に伴い高速動作が実現できる。 - 特許庁

In a transmission mode, the mode switching signal PD is 'L', the operations of the differential amplifying part 10 and the common mode feedback part 30 are started to turn off the PMOS 21, etc., of the switch part 20.例文帳に追加

送信モード時、モード切替信号ＰＤが“Ｌ”となり、差動増幅部１０とコモンモード帰還部３０の動作が開始し、スイッチ部２０のＰＭＯＳ２１等はオフとなる。 - 特許庁

NMOS transistors Q1 and Q4 are transistors for driving, NMOS transistors Q3 and Q6 are the transistors for transfer, and PMOS transistors Q2 and Q5 are load transistors.例文帳に追加

ＮＭＯＳトランジスタＱ１，Ｑ４は駆動用トランジスタであり、ＮＭＯＳトランジスタＱ３，Ｑ６は転送用トランジスタであり、ＰＭＯＳトランジスタＱ２，Ｑ５は負荷トランジスタである。 - 特許庁

An off-leak current is supplied to NMOS 111-11n which are connected in parallel of a correction current generating section 10 and are all set to an off-state from a PMOS 15.例文帳に追加

補正電流生成部１０の並列接続されたＮＭＯＳ１１_１〜１１_ｎは、すべてオフ状態に設定されＰＭＯＳ１５からオフリーク電流が供給される。 - 特許庁

To solve the problem that two kinds of distorted films covering an NMOS and a PMOS overlap each other because of a positional shift to create an excessive film thickness or a gap between both distorted films.例文帳に追加

位置ずれにより、ＮＭＯＳ及びＰＭＯＳを覆う２種類の歪膜に重なりが生じて膜厚が過剰になるか、または両者の間に隙間が生じる。 - 特許庁

In more detail, two NMOS transistors are used as a pass gate of one group of bit line, two PMOS transistors are used as a pass gate of another group of bit line.例文帳に追加

さらに詳細には、２個のＮＭＯＳトランジスタは１組のビット線のパスゲートとして使用され、２個のＰＭＯＳトランジスタは別の組のビット線のパスゲートとして使用される。 - 特許庁

A silicon substrate 1 is divided into an NMOS transistor region 3 and a PMOS transistor region 4, and signal lines 6 and 8 are formed of metal layers M1 and M2 in each of the regions 3 and 4.例文帳に追加

シリコン基板１は、ＮＭＯＳトランジスタ領域３とＰＭＯＳトランジスタ領域４とに区画され、Ｍ１，Ｍ２の金属層により信号配線６，８が形成される。 - 特許庁

For example, when an 'L' control signal CON is applied, the output signal of an NAND 23 of the precharge part 20A is turned into 'H' state, and PMOS 221-22n are turned into off state.例文帳に追加

例えば“Ｌ”の制御信号ＣＯＮが与えられると、プリチャージ部２０ＡのＮＡＮＤ２３の出力信号が“Ｈ”となり、ＰＭＯＳ２２_１〜２２_ｎはオフ状態になる。 - 特許庁