「PmOS」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The weighting selection circuit assigns two PMOS transistors to bit 2 of the 4-bit counter 33p, four PMOS transistors to bit 3, and eight PMOS transistors to bit 4 (MSB).例文帳に追加

重み付け選択回路３３ｐは、４ビットカウンタ３３ｐのビット２には、２つのＰＭＯＳトランジスタ、ビット３には、４つのＰＭＯＳトランジスタ、ビット４（ＭＳＢ）には、８つのＰＭＯＳトランジスタを割り当てる。 - 特許庁

A PMOS transistor Q1, which is disposed between an input circuit 21 for supplying an input voltage VIN and a system 22 to function as a switch, is provided.例文帳に追加

入力電圧VINを供給する入力回路21とシステム22との間に配置されスイッチとして機能するPMOSトランジスタQ1を備える。 - 特許庁

A gate section 23 of a PMOS transistor, comprising a gate insulating film 21 and a gate electrode 22, is formed at a PMOS region 4.例文帳に追加

ＰＭＯＳ領域４には、ゲート絶縁膜２１とゲート電極２２とからなるＰＭＯＳトランジスタのゲート部２３が形成されている。 - 特許庁

When the voltage VDD is low, the PMOS 4 is turned on.例文帳に追加

電源電圧ＶＤＤが低いときにはＰＭ０Ｓ４がオンする。 - 特許庁

The PMOS array 25 configures a resistor in response to the count.例文帳に追加

ＰＭＯＳアレイ２５はこのカウント値に応じて抵抗を構成する。 - 特許庁

The transfer gate 4 is constituted of PMOS transistors Qp4 and Qp5.例文帳に追加

トランスファゲート４は、ＰＭＯＳトランジスタＱp4，Ｑp5により構成される。 - 特許庁

First PMOS 11, NMOS 12, and a second PMOS 13 are connected in series in between a VDD and a GND, in this order.例文帳に追加

第１のＰＭＯＳ１１，ＮＭＯＳ１２及び第２のＰＭＯＳ１３を、ＶＤＤとＧＮＤとの間に、この順で直列に接続する。 - 特許庁

A voltage of the capacitor 8 is not transmitted to a gate of the pMOS transistor 10.例文帳に追加

ｐMOSトランジスタ１０のゲートにコンデンサ８の電圧を伝達しない。 - 特許庁

In particular, the operational amplifier 82-4 is composed of a push-pull type operational amplifier having a PMOS (p-type MOS transistor) buffer and is provided with a hysteresis comparator 90.例文帳に追加

特に、オペアンプ８２−４を、PMOSバッファを有するプッシュプル型のオペアンプで構成すると共に、ヒステリシス・コンパレータ９０を設けている。 - 特許庁

The gate area of the 2nd PMOS TR 20 is selected to be smaller than that of the 1st PMOS TR 1.例文帳に追加

第２のＰＭＯＳ型トランジスタ２０のゲート面積は、第１のＰＭＯＳ型トランジスタ１のゲート面積より小さい状態に設定される。 - 特許庁

A soft switching control circuit 130 is started with the H level output from the comparator 110 as an enable signal to gradually turn on the PMOS transistor Q1.例文帳に追加

ソフトスイッチング制御回路130は、コンパレータ110から出力されるHレベルをイネーブル信号として起動し、PMOSトランジスタQ1を徐々にオンにする。 - 特許庁

A PMOS transistor 444 establishes the potential of the gate end of a PMOS transistor 424 and a PMOS transistor 454 establishes the potential of the gate end of a PMOS transistor 434 at power supply potential Vdd.例文帳に追加

スタンバイ時、ＮＭＯＳトランジスタ４４２は水平信号線１８ａ、ＮＭＯＳトランジスタ４５２は水平信号線１８ｂ、の電位を接地電位に確定させ、ＰＭＯＳトランジスタ４４４はＰＭＯＳトランジスタ４２４、ＰＭＯＳトランジスタ４５４はＰＭＯＳトランジスタ４３４、のゲート端の電位を電源電位Ｖddに確定させる。 - 特許庁

The gate width of a PMOS transistor of the first inverter circuit 111 is α_p times the gate width of the PMOS transistor of the second inverter circuit 112.例文帳に追加

第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のα_ｐ倍である。 - 特許庁

A depletion type PMOS transistor Q1 and an enhancement type PMOS transistor Q2 are connected in series between electric power source lines 1, 2.例文帳に追加

デプレッション型のＰＭＯＳトランジスタＱ１とエンハンスメント型のＰＭＯＳトランジスタＱ２とが、電源ライン１、２間に直列に接続されている。 - 特許庁

For example, parameters for a PMOS transistor and an NMOS transistor configuring an inverter are designed so that their efficiencies are optimized to any frequency band.例文帳に追加

例えば、インバータを構成するPMOSトランジスタやNMOSトランジスタのパラメータは、いずれかの周波数帯域に対して効率が最適になるように設計される。 - 特許庁

In the clamp output section 20, a source of a PMOS 22 is connected to a drain of a PMOS 21, and the drain is connected to an output terminal Tout.例文帳に追加

クランプ出力部２０において、ＰＭＯＳ２２のソースはＰＭＯＳ２１のドレインと接続され、そのドレインは出力端子Ｔoutと接続される。 - 特許庁

When the power supply VDD1 is inputted, the PMOS 13 is turned on and the NMOS 14 is driven.例文帳に追加

電源VDD1が入力されたときPMOS１３がオンし、NMOS１４が動作する。 - 特許庁

A back gate of the PMOS transistor MP_9 is connected to the source thereof.例文帳に追加

ＰＭＯＳトランジスタＭＰ_９は、そのバックゲートがソースに接続されている。 - 特許庁

METHOD OF MANUFACTURING PMOS TRANSISTOR, AND METHOD OF MANUFACTURING CMOS TRANSISTOR例文帳に追加

ＰＭＯＳトランジスタ製造方法及びＣＭＯＳトランジスタ製造方法 - 特許庁

The CMOS region contains an NMOS region and a PMOS region.例文帳に追加

ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含む。 - 特許庁

After ions are implanted into the source and drain of the PMOS transistor, the PMOS gate structure is masked to etch the NMOS sidewall structure 102 into a reduced thickness, while leaving the PMOS sidewall structure 101 unchanged.例文帳に追加

ＰＭＯＳトランジスタのソース、ドレイン注入後、ＰＭＯＳゲート構造がマスキングされて、ＮＭＯＳ側壁構造（１０２）がエッチングされて厚みが減少する一方、ＰＭＯＳ側壁構造（１０１）は変化しないまま残る。 - 特許庁

In this method, a test current ICnorm is measured by using a normal PMOS gate potential Gp1 as a PMOS gate potential Gp which performs on/off control on PMOS transistors MP1 and MP2 in a prescribed period in a first step S1.例文帳に追加

ステップＳ１で、ＰＭＯＳトランジスタＭＰ１及びＭＰ２を所定周期でオン／オフ制御するＰＭＯＳゲート電位ＧｐとしてノーマルＰＭＯＳゲート電位Ｇｐ１を用いて、テスト電流ＩＣｎｏｒｍを測定する。 - 特許庁

A tensile distortion film is formed to cover a PMOS and an NMOS.例文帳に追加

ＰＭＯＳ及びＮＭＯＳを覆うように、引張歪膜を形成する。 - 特許庁

PMOS LOW DROPOUT VOLTAGE REGULATOR USING NON-INVERTING VARIABLE GAIN STAGE例文帳に追加

非反転可変利得段を用いたＰＭＯＳ低ドロップアウト電圧レギュレータ - 特許庁

Each memory cell comprises an interdigital pair of latches and two PMOS access transistors.例文帳に追加

各メモリセルは、交差対ラッチと２つのＰＭＯＳアクセストランジスタを含む。 - 特許庁

A single/poly 2T PMOS memory cell 10 comprises a PMOS floating gate (FG) transistor 16 and a PMOS selection gate (SG) transistor 18, which share a drain/source p+ diffusion region 22.例文帳に追加

複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。 - 特許庁

If the PMOS transistors P12 and P13 come to be in an off state, potential of 5 V is added to PMOS, thereby leak current being prevented from flowing to the power source terminal 6 through the substrate of PMOS transistor P1.例文帳に追加

ＰＭＯＳトランジスタＰ12、Ｐ13がオフ状態となればＰＭＯＳトランジスタＰ1に対して5Ｖの電位が加わりＰＭＯＳトランジスタＰ1の基板を通して電源端子6にリーク電流が流れてしまうことはない。 - 特許庁

The input inverter circuit 110 is provided with a pMOS transistor PM1 and an nMOS transistor NM1 which are serially connected between a power supply potential VDD and a ground potential VSS through a resistance R1.例文帳に追加

入力インバータ回路110は、電源電位VDDと接地電位VSSとの間に抵抗R1を介して直列に接続されたpMOSトランジスタPM1とnMOSトランジスタNM1とを備えている。 - 特許庁

A source of a PMOS-transistor 34 is connected to the output side of a PMOS-transistor 31a functioning as a constant current source of the start-up circuit 30a.例文帳に追加

スタートアップ回路３０ａの定電流源として機能するＰＭＯＳトランジスタ３１ａの出力側に、ＰＭＯＳトランジスタ３４のソースが接続される。 - 特許庁

When the protecting transistor is the protecting PMOS transistor, the gate and source of the protecting PMOS transistor are respectively connected to the ground and a power source.例文帳に追加

保護トランジスタが保護ＰＭＯＳトランジスタであるときは、保護ＰＭＯＳトランジスタのゲートおよびソースはそれぞれグラウンドおよび電源に接続されている。 - 特許庁

The source potential of PMOS-transistors 22 and 23 functioning as an input end of a differential amplifier 20a is applied to a gate of the PMOS-transistor 34.例文帳に追加

ＰＭＯＳトランジスタ３４のゲートには、差動増幅器２０ａの入力端として機能するＰＭＯＳトランジスタ２２および２３のソース電位が印加されている。 - 特許庁

METHOD FOR PRODUCING NMOS AND PMOS DEVICES IN CMOS PROCESSING例文帳に追加

ＣＭＯＳプロセスにおけるＮＭＯＳデバイスとＰＭＯＳデバイスの製造方法 - 特許庁

Respective source terminals of the first PMOS transistor 31 and the second PMOS transistor 32 are connected to a second reference potential Vddh higher than a first reference potential Vddl.例文帳に追加

第１ＰＭＯＳトランジスタ３１および第２ＰＭＯＳトランジスタ３２それぞれのソース端子は、第１基準電位Vddlより高い第２基準電位Vddhに接続される。 - 特許庁

In the reference voltage circuit 111, a PMOS transistor Q11 of depression type and a PMOS transistor Q12 of enhancement type are serially connected.例文帳に追加

基準電圧回路１１１は、デプレッション型のＰＭＯＳトランジスタＱ１１と、エンハンスメント型のＰＭＯＳトランジスタＱ１２とを直列に接続している。 - 特許庁

The gate electrode of the PMOS transistor TP11 is connected with the VDD power supply line which makes the PMOS transistor TP11 nonconductive during normal operation.例文帳に追加

ＰＭＯＳトランジスタＴＰ１１のゲート電極は、通常動作時にＰＭＯＳトランジスタＴＰ１１を非導通とするＶＤＤ電源ラインに接続されている。 - 特許庁

A silicon nitride film 41 is formed on the thermal oxide film 39 except the formation areas of the N+ poly-PMOS 29 and P+ poly-PMOS 31.例文帳に追加

Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の形成領域を除いて、熱酸化膜３９上にシリコン窒化膜４１が形成されている。 - 特許庁

After that, an electrode material 37 for PMOS is deposited on the resist mask 35 and on the PMOS formation region 9 exposed from the opening 36.例文帳に追加

次いで、レジストマスク３５上および開口３６から露出するＰＭＯＳ形成領域９上に、ＰＭＯＳ用電極材料３７を堆積させる。 - 特許庁

The PMOS transistor QP2 receives a control signal SC2 at the gate electrode, and the PMOS transistor QP1 receives a control signal SC1 at the gate electrode.例文帳に追加

ＰＭＯＳトランジスタＱＰ２はゲート電極に制御信号ＳＣ２を受け、ＰＭＯＳトランジスタＱＰ１はゲート電極に制御信号ＳＣ１を受ける。 - 特許庁

Concerning the selected constant current cells 30, a PMOS 35 is turned on and a constant current supplied from a PMOS 36 is outputted to a node N1.例文帳に追加

選択された定電流セル３０では、ＰＭＯＳ３５がオンとなってＰＭＯＳ３６から供給される一定電流がノードＮ１に出力される。 - 特許庁

A drain of an NMOS transistor is connected to a drain of the PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタのドレインはＰＭＯＳトランジスタのドレインに結合される。 - 特許庁

To improve the on current of a PMOS transistor by forming a SiGe layer in the source/drain diffusion layer of the PMOS transistor without increasing the number of masks.例文帳に追加

マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。 - 特許庁

A thermal oxide film 39 is formed on the surfaces of N+ poly- NMOS 27, N+ poly-PMOS 29, P+ poly-PMOS 31, and the polysilicon resistor.例文帳に追加

Ｎ＋ポリＮＭＯＳ２７、Ｎ＋ポリＰＭＯＳ２９、Ｐ＋ポリＰＭＯＳ３１及びポリシリコン抵抗体３５の表面に熱酸化膜３９が形成されている。 - 特許庁

The PMOS type floating gate transistor 52 uses the p-diffused region 68 below a p+ active region 70 which forms a drain, to provide a high breakdown voltage.例文帳に追加

このPMOSフローティングゲートトランジスタ５２は、高い破壊電圧を設けるために、ドレインを形成するｐ+アクティブ領域７０の下にｐ-型拡散領域６８を用いる。 - 特許庁

The PMOS transistor QP0 of a reference current generation circuit 1 and the PMOS transistors QP1 and QP2 of current paths 2 and 3 constitute a current mirror circuit.例文帳に追加

基準電流生成回路１のＰＭＯＳトランジスタＱＰ０と、電流経路２，３のＰＭＯＳトランジスタＱＰ１，ＱＰ２とはカレントミラー回路を構成する。 - 特許庁

Then, the electrode material 37 for PMOS on the resist mask 35 is lifted off together with the resist mask 35, thus forming a gate electrode 22 for PMOS.例文帳に追加

そして、レジストマスク３５上のＰＭＯＳ用電極材料３７をレジストマスク３５とともにリフトオフすることにより、ＰＭＯＳ用ゲート電極２２を形成する。 - 特許庁