「PmOS」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

After a mask 9 is formed at an nMOS formation region and a pMOS formation region, the mask 9 at the pMOS formation region is removed, and a prescribed amount of metal 11 is deposited at the nMOS formation region and the pMOS formation region, thus silicifying a gate electrode 3b at the pMOS formation region fully.例文帳に追加

ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。 - 特許庁

A circuit including plurality of NMOS and PMOS transistors is defined.例文帳に追加

複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。 - 特許庁

The driving capability of the PMOS 22 is twice the driving capability of the NMOS 24.例文帳に追加

ＰＭＯＳ２２の駆動能力はＮＭＯＳ２４の駆動能力の２倍である。 - 特許庁

Output from a level shift circuit 1 is applied to the gate of PMOS transistor 2.例文帳に追加

レベルシフト回路１の出力はＰＭＯＳトランジスタ２のゲートに加えられる。 - 特許庁

Similar steps are conducted for a PMOS transistor to form a CMOS transistor.例文帳に追加

ＰＭＯＳトランジスタについても同様に行って、ＣＭＯＳトランジスタを形成する。 - 特許庁

The MOS transistor may be a PMOS transistor or an NMOS transistor.例文帳に追加

ＭＯＳトランジスタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであってもよい。 - 特許庁

The PMOS transistor P1 is formed on a top surface of the semiconductor substrate 1.例文帳に追加

ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。 - 特許庁

PMOS transistors 131, 132 receive input of the signals V1, V2 from gates.例文帳に追加

ｐＭＯＳトランジスタ１３１，１３２は、ゲートから信号Ｖ１，Ｖ２を入力する。 - 特許庁

Each of back gates of an NMOS transistor 11, a PMOS transistor 12, an NMOS transistor 13, and a PMOS transistor 14 is connected to each of their sources, and each gate of the NMOS transistor 11 and the PMOS transistor 14 is connected to each drain.例文帳に追加

ＮＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４は、それぞれバックゲートをソースに接続し、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１４は、それぞれゲートとドレインを接続する。 - 特許庁

A minute current limited by a resistor 43 flows through a PMOS 41 of the sub regulator circuit 40, and a current of the same magnitude is supplied to a PMOS 45 or the like of a threshold voltage output circuit from a PMOS 46 constituting a current mirror.例文帳に追加

サブレギュレータ回路４０のＰＭＯＳ４１に抵抗４３で制限された微小電流が流れ、同じ大きさの電流が電流ミラーを構成するＰＭＯＳ４６から閾値電圧出力回路のＰＭＯＳ４５等に供給される。 - 特許庁

The means 16 includes at least one serially connected PMOS transistor MP and at least one NMOS transistor MN and ion implantation for deciding threshold voltages for the transistors MP and MN is simultaneously performed.例文帳に追加

基準電圧手段１６は直列に接続される少なくとも一つのPMOSトランジスタＭＰと少なくとも一つのNMOSトランジスタＭＮを含み、これらPMOSトランジスタＭＰとNMOSトランジスタＭＮのスレッショルド電圧を決定するためのイオン注入が同時に行われる。 - 特許庁

A reference potential VSS is always applied to the gate of a PMOS transistor P3 by connecting the gate of the PMOS transistor P3 to the reference potential VSS(0V) and connecting a node ND1 to the drain of the PMOS transistor P3.例文帳に追加

ＰＭＯＳトランジスタＰ３のゲートを基準電位ＶＳＳ（０Ｖ）に接続し、ノードＮＤ１をＰＭＯＳトランジスタＰ３のドレインに接続した構成を採ることで、ＰＭＯＳトランジスタＰ３のゲートには常に基準電位ＶＳＳが与えられる構成とする。 - 特許庁

When the signal S11 is 'H', the PMOS 14a the NMOS 14b are turned off and power supply to the PMOS 13a and NMOS 13b is interrupted.例文帳に追加

信号Ｓ１１が“Ｈ”のとき、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態となり、ＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂへの電力の供給が停止される。 - 特許庁

Also, As is implanted into a PMOS region for forming a pocket implanted region 9, and BF2 is implanted into a region 9 for forming a PMOS extension region 10.例文帳に追加

また、ＡｓをＰＭＯＳ領域に注入しポケット注入領域９を形成し、ＢＦ_2を領域９に注入し、ＰＭＯＳエクステンション領域１０を形成する。 - 特許庁

A third body region of a PMOS transistor Q51 is electrically connected with a gate electrode of the PMOS transistor Q51 via second contacts 148, 180.例文帳に追加

さらに、第二のコンタクト１４８，１８０を介して、ＰＭＯＳトランジスタＱ５１の第三のボディー領域と、ＰＭＯＳトランジスタＱ５１のゲート電極とを電気的に接続する。 - 特許庁

A timing control section 51 is configured to control the pMOS 31 and the nMOS 32 individually using a first on-signal ϕTR_PMOS for controlling the timing of turning-on of one of the pMOS 31 and the nMOS 32.例文帳に追加

タイミング調整部５１は、pMOS３１とnMOS３２のうちのいずれか１つのオンのタイミングを制御するオン信号φTR_PMOSを用いて、pMOS３１とnMOS３２を個別に制御する。 - 特許庁

An output terminal OUT_20 is brought into a high level in a comparing part 20b, when a drain voltage of the PMOS 21 gets lower than a reference voltage output from a PMOS 22.例文帳に追加

比較部２０ｂでは、ＰＭＯＳ２２の出力する参照電圧よりもＰＭＯＳ２１のドレイン電圧が低くなった場合に、出力端子ＯＵＴ_２０を高レベルにする。 - 特許庁

Moreover, a NOR gate is constituted by connecting the source of pMOS to the high level, and the source of nMOS to the low level in view of increasing electron affinity of single gate 26 of the pMOS.例文帳に追加

また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｐＭＯＳの片側ゲート２６の電子親和力を増やし、ＮＯＲゲートを構成する。 - 特許庁

To provide a synaptic circuit which can easily be constituted by combination of only an NMOS transistor and a PMOS transistor being advantageous for integration and a circuit having a linear resistance value.例文帳に追加

集積化に極めて有利となるN ＭＯＳトランジスタ、PMOSトランジスタと線形抵抗値を有する回路のみの組み合わせで簡単に構成できるシナプス回路を提供する。 - 特許庁

On a silicon substrate 10, an isolation region 12 is provided, and an NMOS region for forming an NMOS transistor and a PMOS region for forming a PMOS transistor are provided.例文帳に追加

シリコン基板１０に分離領域１２を設けて、ＮＭＯＳトランジスタを形成すべきＮＭＯＳ領域と、ＰＭＯＳトランジスタを形成すべきＰＭＯＳ領域とを設ける。 - 特許庁

The breakdown voltage of the protective NMOS transistor 5n is lower than that of the inner NMOS transistor 3n, while the breakdown voltage of the protective PMOS transistor 5p is lower than that of the inner PMOS transistor 3p.例文帳に追加

保護ＮＭＯＳトランジスタ５ｎの耐圧は内部ＮＭＯＳトランジスタ３ｎよりも低く、保護ＰＭＯＳトランジスタ５ｐの耐圧は内部ＰＭＯＳトランジスタ３ｐよりも低い。 - 特許庁

On the other hand, in the discharge period of the boosting capacitor, the PMOS transistor Q3 and the PMOS transistor Q4 are turned on, and the charge accumulated in the boosting capacitor is discharged.例文帳に追加

一方、昇圧容量の放電期間では、ＰＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とがオンし、昇圧容量に蓄積された電荷が放電される。 - 特許庁

A substrate potential applied to the back gate of the second PMOS transistor Mp10 is lower than the substrate potential applied to back gates of the first PMOS transistors Mp5 to Mp7.例文帳に追加

第２ＰＭＯＳトランジスタＭｐ１０のバックゲートに印加される基板電位は、第１ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のバックゲートに印加される基板電位より低い。 - 特許庁

PMOS contact holes 20 are formed on the source/drain diffusion layer in a silicon substrate 11 of a PMOS transistor having a selective growth layer 15 formed on the surface.例文帳に追加

選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。 - 特許庁

The gate voltages of the PMOS 19 and the NMOS 20 are given to the gate of a PMOS 17 and an NMOS 18 constituting a current mirror circuit as bias voltages VP and VN.例文帳に追加

ＰＭＯＳ１９とＮＭＯＳ２０のゲート電圧は、電流ミラー回路を構成するＰＭＯＳ１７とＮＭＯＳ１８のゲートにバイアス電圧ＶＰ，ＶＮとして与えられる。 - 特許庁

The SiC layer is formed from below a channel region of the PMOS transistor P1 to in or below an electrode region constituting the PMOS transistor P1.例文帳に追加

ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 - 特許庁

Consequently, even if the monitor signal RS2 becomes unstable and the PMOS 33 and an NMOS 35 turn on at the same time, the PMOS 32 is off, so no through current flows.例文帳に追加

これにより、監視信号ＲＳ２が不安定になってＰＭＯＳ３３とＮＭＯＳ３５が同時にオンになっても、ＰＭＯＳ３２がオフとなるので貫通電流は流れない。 - 特許庁

On the condition of Vthn>Vthp, a PMOS transistor P1 is conducted, the power supply voltage VDD is applied to a gate terminal G2, and a PMOS transistor P2 is turned off.例文帳に追加

Ｖｔｈｎ＞Ｖｔｈｐの条件で、ＰＭＯＳトランジスタＰ１が導通しゲート端子Ｇ２に電源電圧ＶＤＤが印加されＰＭＯＳトランジスタＰ２がオフされる。 - 特許庁

The drive capability of the PMOS 13 is higher than the drive capability of the PMOS 11, and the drive capability of the NMOS 14 is higher than the drive capability of the NMOS 12.例文帳に追加

ＰＭＯＳ１３の駆動能力はＰＭＯＳ１１の駆動能力よりも大きく、ＮＭＯＳ１４の駆動能力はＮＭＯＳ１２の駆動能力より大きい。 - 特許庁

First, threshold voltages of PMOS and NMOS transistors of SRAM are measured.例文帳に追加

まず、ＳＲＡＭのＰＭＯＳとＮＭＯＳのトランジスタのしきい値電圧が測定される。 - 特許庁

The gate drive signal is connected to the gate of a PMOS transistor of a pullup circuit 5.例文帳に追加

ゲート駆動信号はプルアップ回路５のＰＭＯＳトランジスタのゲートに接続される。 - 特許庁

The output TR section 10 consists of PMOS 11, 13 and NMOS 12, 14.例文帳に追加

出力トランジスタ部１０は、ＰＭＯＳ１１，１３と、ＮＭＯＳ１２，１４とで構成する。 - 特許庁

To provide the method for forming a semiconductor apparatus equipped with PMOS.例文帳に追加

本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。 - 特許庁

Therefore, reference voltage VREF2 is outputted to the drain of the PMOS 16.例文帳に追加

これにより、ＰＭＯＳ１６のドレインに基準電圧ＶＲＥＦ２が出力される。 - 特許庁

A PMOS transistor 26 turns on when loading and turns off when writing and reading.例文帳に追加

ＰＭＯＳトランジスタ２６は、ロード時にオンし、書き込み時及び読み出し時にオフする。 - 特許庁

An MOS capacitor 10 and a PMOS transistor 20 are formed on a substrate 1.例文帳に追加

基板１の上にＭＯＳキャパシタ１０とＰＭＯＳトランジスタ２０とを形成する。 - 特許庁

At this time, the drain current of a PMOS transistor M15 also increases with the same ratio.例文帳に追加

このとき、ＰＭＯＳトランジスタＭ１５のドレイン電流も同じ比率で増加する。 - 特許庁

A composite PMOS transistor 15 acting like one PMOS transistor is configured by connecting the source of the NMOS transistor 11 to the source of the PMOS transistor 12, and a composite NMOS transistor 16 acting like one NMOS transistor is configured by connecting the source of the PMOS transistor 14 to the source of the NMOS transistor 13.例文帳に追加

ＮＭＯＳトランジスタ１１のソースとＰＭＯＳトランジスタ１２のソースを接続して、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ１５を構成し、ＰＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１３のソースを接続して、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ１６を構成する。 - 特許庁

The inverter 13 includes an inverse conduction type PMOS transistor Q5 as a drive element.例文帳に追加

インバータ１３は、駆動素子として逆導電型のＰＭＯＳトランジスタＱ５を有する。 - 特許庁

To provide a logic gate capable of attaining a logical sum by the use of only PMOS transistors.例文帳に追加

ＰＭＯＳトランジスタのみで論理和を実現することのできる論理ゲートを提供する。 - 特許庁

Gates of the PMOS and the NMOS are connected to oscillation nodes of the oscillation circuit.例文帳に追加

ＰＭＯＳおよびＮＭＯＳのゲートは発振回路の発振ノードに接続されている。 - 特許庁

PMOSs 2 and 3 form a current mirror, and a current source 1 is connected to the PMOS 2.例文帳に追加

ｐＭＯＳ２と３はカレントミラーを構成し、ｐＭＯＳ２には電流源１が接続される。 - 特許庁

As a result, a PMOS transistor P3 makes a forward-direction response with the voltage of Vthp.例文帳に追加

この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する。 - 特許庁

An NMOS transistor N1 and a PMOS transistor P1 divided into two are formed in a substrate 2.例文帳に追加

基板２には２分割されたＮMOSトランジスタＮ１とＰMOSトランジスタＰ１とが形成される。 - 特許庁

The over-current detection circuit uses a subtractor circuit to detect a source-drain voltage of the PMOS transistor.例文帳に追加

ＰＭＯＳトランジスタのソース−ドレイン間電圧を減算回路を用いて検出する。 - 特許庁