「PmOS」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The source of a PMOS 25 for outputting currents is connected to the node N20, and the drain of the PMOS 25 is connected to a current-outputting terminal which outputs a driving current OUTi.例文帳に追加

ノードＮ２０には電流出力用のＰＭＯＳ２５のソースが接続され、このＰＭＯＳ２５のドレインが駆動電流ＯＵＴｉを出力する電流出力端子に接続されている。 - 特許庁

A source of the PMOS transistor MP4 is connected to a drain of the PMOS transistor MP3, the drain thereof is connected to a source of the NMOS transistor MN3, and the gate thereof is connected to a NODE1.例文帳に追加

ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳトランジスタＭＰ３のドレインに接続され、ドレインはＮＭＯＳトランジスタＭＮ３のソースに接続され、ゲートはＮＯＤＥ１に接続されている。 - 特許庁

The differential circuit 302 comprises: a differential pair P12 wherein high voltage tolerant PMOS transistors P12A, P12B are connected in parallel to the current mirror circuit 216; and a PMOS transistor P15.例文帳に追加

差動回路３０２は、高耐圧のＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ１２と、ＰＭＯＳトランジスタＰ１５と、を含んで構成されている。 - 特許庁

A driver IC 41 is provided with a PMOS transistors 52, 53 for driving an LED array 42 and a control voltage generating circuit 34 for outputting a control voltage to the PMOS transistor 52.例文帳に追加

ドライバＩＣ４１にはＬＥＤアレイ４２を駆動するＰＭＯＳトランジスタ５２、５３とＰＭＯＳトランジスタ５２に制御電圧を出力する制御電圧発生回路３４が設けられる。 - 特許庁

Then, a through-oxide film 12 is formed on the PMOS transistor region 9 and the NMOS transistor region 8, and then source/drain regions 11 are provided to the PMOS transistor and the NMOS transistor.例文帳に追加

次に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ領域にスルー酸化膜１２を形成した後、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース・ドレイン領域１１を形成する。 - 特許庁

A differential pair 3 connected to a constant current source 4 consists of a 1st PMOS TR 1 and a 2nd PMOS TR 20 whose gate threshold voltage is higher than that of the TR 1.例文帳に追加

定電流源４に接続された差動対３は、第１のＰＭＯＳ型トランジスタ１及びこれよりゲートしきい値電圧が大きな値の第２のＰＭＯＳ型トランジスタ２０より成る。 - 特許庁

PMOS 161-16m, 17 constituting a current mirror circuit for the PMOS 15 respectively are connected to each column lines CL1-CLm and a reference column line CLr.例文帳に追加

各カラム線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒには、それぞれＰＭＯＳ１５に対して電流ミラー回路を構成するＰＭＯＳ１６_１〜１６_ｍ，１７が接続されている。 - 特許庁

A barrier metal layer 5 is formed in either an nMOS region or a pMOS region, e.g., in the pMOS region, and then polysilicon film for example is formed on the entire surface as a conductive layer 6.例文帳に追加

ｎＭＯＳ領域あるいはｐＭＯＳ領域のいずれか、例えばｐＭＯＳ領域にバリアメタル層５を形成した後に、全面に導電層６として例えばポリシリコンを成膜する。 - 特許庁

An NMOS transistor is placed in a path to the gate of the NMOS transistor of the inverter 162, and a PMOS transistor is placed in a path to the gate of the PMOS transistor of the inverter 162.例文帳に追加

インバータ１６２のＮＭＯＳトランジスタのゲートまでの経路にＮＭＯＳトランジスタが配置され、インバータ１６２のＰＭＯＳトランジスタのゲートまでの経路にＰＭＯＳトランジスタが配置される。 - 特許庁

Also, when external power source voltage is low, a nMOS 75 is turned off and a pMOS 74 is turned on, thereby, a power source of a pMOS regulator generating power source 71 is supplied to the internal circuits 73.例文帳に追加

また、外部電源電圧が、低い場合は、ｎＭＯＳ７５がオフし、ｐＭＯＳ７４がオンされるので、内部回路７３には、ｐＭＯＳレギュレータ発生電源７１の電源が供給される。 - 特許庁

When that current reaches the current limit level of the PMOS transistor 104, the soft start control circuit 116 turns off the PMOS transistor 104.例文帳に追加

その電流がＰＭＯＳトランジスタ１０４の電流を制限する電流制限値以上になった場合、ソフトスタート制御回路１１６が、ＰＭＯＳトランジスタ１０４をオフに制御する。 - 特許庁

To restore characteristic deterioration of a PMOS transistor for switch element by NBTI (Negative Bias Temperature Instability) phenomenon in a semiconductor device provided with a switch circuit having the PMOS transistor for switch element.例文帳に追加

スイッチ素子用ＰＭＯＳトランジスタをもつスイッチ回路を備えた半導体装置において、ＮＢＴＩ現象によるスイッチ素子用ＰＭＯＳトランジスタの特性劣化を回復させる。 - 特許庁

The power-supply-voltage monitoring circuit 15 has a second PMOS transistor P2, a third PMOS transistor P3, a first controlling circuit M1, a second controlling circuit M2, and a delay element 16.例文帳に追加

電源電圧モニタ回路１５は、第２ＰＭＯＳトランジスタＰ２と、第３ＰＭＯＳトランジスタＰ３と、第１制御回路Ｍ１と、第２制御回路Ｍ２と、遅延素子１６と、を備える。 - 特許庁

The NMOS source-grounded amplifier 1A includes only an NMOS transistor M1 as a transistor for amplification and the PMOS source-grounded amplifier 2A includes only a PMOS transistor M2 as an amplifier for amplification.例文帳に追加

ＮＭＯＳソース接地アンプ１Ａは増幅用トランジスタとしてＮＭＯＳトランジスタＭ１のみを含み、ＰＭＯＳソース接地アンプ２Ａは増幅用トランジスタとしてＰＭＯＳトランジスタＭ２のみを含む。 - 特許庁

The drain current of a PMOS 4 equivalent to the drain current of a PMOS 6 is given to the connection point of the resistor 2 and the resistor 3, and thus the hysteresis voltage is set.例文帳に追加

ＰＭＯＳ６のドレイン電流に相当するＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより、ヒステリシス電圧が設定される。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

Between a PMOS transistor MP3 in which a constant current flows, and an NMOS transistor MN3 for amplifying an oscillation signal XT, a PMOS transistor MP4 is provided for cutting off flowing of the constant current that flows in the PMOS transistor MP3 to a NODE4 (NODE3).例文帳に追加

定電流が流れるＰＭＯＳトランジスタＭＰ３と発振信号ＸＴを増幅するＮＭＯＳトランジスタＭＮ３との間に、ＰＭＯＳトランジスタＭＰ３を流れる定電流がＮＯＤＥ４（ＮＯＤＥ３）に流れるのを遮断するためのＰＭＯＳトランジスタＭＰ４を備えている。 - 特許庁

Even if a gate voltage and a source voltage of an enhancement type (E-type) PMOS 14 become the power voltage VPP1 and a drain voltage thereof becomes the power voltage VPP2, since the gate voltage and the source voltage of the E-type PMOS 14 are higher than the drain voltage, bipolar operation does not occur in the E-type PMOS 14.例文帳に追加

エンハンスメント型（Ｅ型）ＰＭＯＳ１４のゲート電圧及びソース電圧が電源電圧ＶＰＰ１になってドレイン電圧が電源電圧ＶＰＰ２になっても、Ｅ型ＰＭＯＳ１４のゲート電圧及びソース電圧はドレイン電圧よりも高いので、Ｅ型ＰＭＯＳ１４はバイポーラ動作しない。 - 特許庁

The cover insulating film 6 is removed only from the PMOS region by etching back, and then the resist is removed, by which a thin side wall film 7 is formed on the gate electrode 4 in the PMOS region, and a hard mask 8 which is used for implantation of ions when a PMOS extension is formed in the NMOS region is formed.例文帳に追加

ｐＭＯＳ領域のみエッチバックによってカバー絶縁膜６を除去した後、レジストを除去することで、ｐＭＯＳ領域のゲート電極４に薄膜のサイドウォール７が形成され、ｎＭＯＳ領域にｐＭＯＳエクステンションを形成する際のイオン注入のハードマスク８が形成される。 - 特許庁

The circuit 44 has a PMOS transistor 54 functioning as a transistor for fall sensing, a pair of NMOS transistors 56 and 58 constituting a current mirror circuit and a PMOS transistor 60 for driving the PMOS transistor for acceleration in the circuit 40.例文帳に追加

第２のセンス回路４４は、立ち下がりセンス用のトランジスタとして機能するＰＭＯＳトランジスタ５４と、電流ミラー回路を構成する一対のＮＭＯＳトランジスタ５６，５８と、メイン回路４０内のスピードアップ用のＰＭＯＳトランジスタを駆動するためのＰＭＯＳトランジスタ６０とを有する。 - 特許庁

When the output A(0) of the 1st logical operation circuit 1a varies from the high level to the low level, corresponding PMOS transistors Q10 and Q11 turn off, so the those transistors Q10 and Q11 never impede the variation of the output of the 1st logical operation circuits 1a, so that the operation speed of the semiconductor integrated circuit becomes fast.例文帳に追加

また、第１論理演算回路１ａの出力Ａ(0)がハイレベルからローレベルに変化すると、対応するPMOSトランジスタＱ10，Ｑ11はオフするため、PMOSトランジスタＱ10，Ｑ11が第１論理演算回路１ａの出力変化を妨げることがなく、半導体集積回路の動作速度が速くなる。 - 特許庁

The circuit 42 has a PMOS transistor 46 functioning a transistor for rise sensing, a pair of NMOS transistors 48 and 50 constituting a current mirror circuit and a PMOS transistor 52 for driving a PMOS transistor for acceleration in the circuit 40.例文帳に追加

第１のセンス回路４２は、立ち上がりセンス用のトランジスタとして機能するＰＭＯＳトランジスタ４６と、電流ミラー回路を構成する一対のＮＭＯＳトランジスタ４８，５０と、メイン回路４０内のスピードアップ用のＰＭＯＳトランジスタを駆動するためのＰＭＯＳトランジスタ５２とを有する。 - 特許庁

A control circuit 41 operates at voltage V4 which a diode-OR circuit 42 outputs, supplies voltage V2 that is an input power supply voltage to a gate of a PMOS transistor 17, supplies voltage V3 to a gate of a PMOS transistor 18, and supplies grounding voltage to a gate of a PMOS transistor 19.例文帳に追加

制御回路４１は、ダイオードオア回路４２が出力する電圧Ｖ４で動作し、入力電源電圧である電圧Ｖ２をＰＭＯＳトランジスタ１７のゲートに供給し、電圧Ｖ３をＰＭＯＳトランジスタ１８のゲートに供給し、接地電圧をＰＭＯＳトランジスタ１９のゲートに供給する。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

A dual port random access memory comprises four NMOS transistors NM11-14 and four PMOS transistors PM11-14.例文帳に追加

デュアルポートランダムアクセスメモリは、４個のＮＭＯＳトランジスタと４個のＰＭＯＳトランジスタとを含む。 - 特許庁

The potential generation circuit is provided with operational amplifiers OP1-OP3, a PMOS transistor(TR) PT1 and an NMOS TR NT1.例文帳に追加

オペアンプＯＰ１−ＯＰ３、ＰＭＯＳトランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ１を備える。 - 特許庁

The gate and a back gate of the triggering PMOS transistor 2 is connected with the VDD pad 4.例文帳に追加

トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートは、ＶＤＤパッド４に接続されている。 - 特許庁

The PMOS 151 has a gate controlled by a correction voltage Voffset to cause a correction current to flow between a drain and a source.例文帳に追加

PMOS１５１は、補正電圧Voffsetによりゲート制御され、ドレイン・ソース間に補正電流を流す。 - 特許庁

MOS transistors 1, 11 are PMOS transistors, and a MOS transistor 2 is an NMOS transistor.例文帳に追加

ＭＯＳトランジスタ１，１１はＰＭＯＳトランジスタで、ＭＯＳトランジスタ２はＮＭＯＳトランジスタである。 - 特許庁

The output circuit includes an output pMOS transistor having a source connected to a first power supply.例文帳に追加

出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。 - 特許庁

The SG-PMOS 150a has a drain and a source disposed in an n-type well 110.例文帳に追加

ＳＧ−ＰＭＯＳ１５０ａは、ｎ型ウェル１１０中に設けられたドレイン及びソースを有する。 - 特許庁

On a semiconductor substrate 100, a PMOS region A and an NMOS region B are formed.例文帳に追加

半導体基板１００には、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとが形成されている。 - 特許庁

The FG-PMOS 150b has a drain and a source disposed in the n-type well 110.例文帳に追加

ＦＧ−ＰＭＯＳ１５０ｂは、ｎ型ウェル１１０中に設けられたソース及びドレインを有する。 - 特許庁

A capacitor 140 is disposed between a drain of the pMOS transistor 132 and a power supply line vss.例文帳に追加

キャパシタ１４０は、ｐＭＯＳトランジスタ１３２のドレインと電源ラインｖｓｓとの間に配置される。 - 特許庁

A resistance 18 applies offset between the respective source voltages of the PMOS transistors 14 and 16.例文帳に追加

抵抗１８はＰＭＯＳトランジスタ１４，１６のそれぞれのソース電圧の間にオフセットを与える。 - 特許庁

To provide a memory cell layout of a dual port semiconductor memory device including a PMOS scan transistor.例文帳に追加

ＰＭＯＳスキャントランジスタを含むデュアルポート半導体メモリ装置のメモリセルレイアウトを提供する。 - 特許庁

An OFF state can be obtained by impressing the voltage of 2VDD to the gate of the PMOS transistor 12.例文帳に追加

ＰＭＯＳトランジスタ１２のゲートに２ＶＤＤの電圧を印加することで、オフ状態にできる。 - 特許庁

To individually and accurately measure respective characteristics of NMOS transistors and PMOS transistors.例文帳に追加

ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの特性を個別に且つ正確に測定する。 - 特許庁

When a differential voltage (Vinp-Vinn) is higher than a predetermined voltage, a PMOS transistor 4 is turned ON.例文帳に追加

差分電圧（Ｖｉｎｐ−Ｖｉｎｎ）が所定電圧よりも高いと、ＰＭＯＳトランジスタ４がオンする。 - 特許庁

The gate oxide film 3 in a PMOS region is eliminated, and a gate oxide film 6 is formed.例文帳に追加

次いで、ｐＭＯＳ領域のゲート酸化膜３を除去し、改めてゲート酸化膜６を形成する。 - 特許庁

The first transistor 201 and the second PMOS transistor 202 are formed in the well of a semiconductor substrate.例文帳に追加

第一トランジスター２０１並びに第二トランジスタ２０２ーは半導体基板のウェルに形成される。 - 特許庁

The voltage supply circuit includes a current supply, a first PMOS, a first NMOS, and a regulator unit.例文帳に追加

電圧源回路が、電流源と、第１ＰＭＯＳと、第１ＮＭＯＳと、調整器ユニットとを含む。 - 特許庁

While the comparator 1 outputs "H", the drain current of a PMOS 6 flows to the resistor 8.例文帳に追加

コンパレータ１が“Ｈ”を出力しているとき、抵抗８にはＰＭＯＳ６のドレイン電流が流れる。 - 特許庁

A sense amplifier 3 has an operation amplifier OP and current source load PMOS transistors QP1, QP2.例文帳に追加

センスアンプ３は、オペアンプＯＰと電流源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２を有する。 - 特許庁

The drain and substrate of the protecting PMOS transistor are connected to the substrate of the NMOS component.例文帳に追加

保護ＰＭＯＳトランジスタのドレインおよび基板はＮＭＯＳコンポーネントの基板に接続されている。 - 特許庁