「PmOS」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

The switching regulator has an output terminal at a connection node LX between a first transistor PMOS connected on a high power supply side and a second transistor NMOS connected on a low power supply side, and connects to a load 10 via a smoothing circuit comprising an inductor Lo and a capacitor Co.例文帳に追加

スイッチングレギュレータは，高電源側に接続された第１のトランジスタＰＭＯＳと低電源側に接続された第２のトランジスタＮＭＯＳとの接続ノードＬＸを出力端子とし、インダクタＬｏとキャパシタＣｏとからなる平滑化回路を介して負荷１０を接続している。 - 特許庁

To prevent a voltage detection motion from being unstable due to a difference of a temperature characteristic of a gate threshold voltage of each transistor(TR) even in the case of a configuration where a power supply voltage level is detected on the basis of a difference of the gate threshold voltage of PMOS TRs forming differential pairs.例文帳に追加

差動対を構成するＰＭＯＳ型トランジスタのゲートしきい値電圧の差に基づいて電源電圧レベルを検出する構成とする場合でも、各トランジスタのゲートしきい値電圧の温度特性の相違に起因して電圧検出動作が不安定になる事態を防止すること。 - 特許庁

In the sample holding circuit 2, the input control of an analog signal from an input end 14 is performed, and a transmission gate comprising an NMOS transistor QN and a PMOS transistor QP enlarging threshold values respectively is used to a switch circuit 11 used for performing sampling control.例文帳に追加

サンプルホールド回路２において、入力端１４からのアナログ信号の入力制御を行ってサンプリング制御を行うために使用するスイッチ回路１１に、しきい値をそれぞれ大きくしたＮＭＯＳトランジスタＱＮ及びＰＭＯＳトランジスタＱＰからなるトランスミッションゲートを使用した。 - 特許庁

A pre-driver circuit generates a voltage for driving a brushless motor from a source voltage by turning on/off PMOS transistors M11, M13 and NMOS transistors M12, M14 in an H bridge circuit 26 of a drive voltage generating circuit 14, and applies the voltage to a coil 12 of the brushless motor.例文帳に追加

プリドライバ回路によって、駆動用電圧生成回路１４のＨブリッジ回路２６のＰＭＯＳトランジスタＭ１１、Ｍ１３及びＮＭＯＳトランジスタＭ１２、Ｍ１４をオンオフさせて、電源電圧から、ブラシレスモータ駆動用の電圧を生成し、ブラシレスモータのコイル１２に印加する。 - 特許庁

Meanwhile, after a second mask 27 having a second opening 29 for exposing a PMOS formation region 6 selectively is formed on the semiconductor layer 4 and then a compressive stress film 22 is formed thereon, the second mask 27 is removed along with the compressive stress film 22 formed on the second mask 27.例文帳に追加

また、半導体層４上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成され、圧縮応力膜２２が形成された後、第２マスク２７が、第２マスク２７上に形成された圧縮応力膜２２とともに除去される。 - 特許庁

The piezoelectric oscillator circuit 50 is composed of a high speed starting circuit 5 which reduces the rising time of oscillation, and a PMOS transistor (a disengagement means) 6 which electrically disengages a capacitor C1 (a capacitance element) connected on a resonance circuit 20 that constitutes the piezoelectric oscillator circuit 50.例文帳に追加

この圧電発振回路５０は、発振の立ち上がり時間を早める高速起動回路５と、圧電発振回路５０を構成する共振回路２０上に接続されたコンデンサＣ１（容量素子）を電気的に断接するＰＭＯＳトランジスタ（断接手段）６と、を備えて構成されている。 - 特許庁

Since the potential difference appears in an amplified state by using the differential amplifier circuit, when the potential of the input signal exceeds the potential level of the limit voltage, a switching element (such as an NMOS transistor 5 or a PMOS transistor 6) is speedily turned on and the current can flow to the resistor 1.例文帳に追加

差動増幅回路を用いることで電位差が増幅して現われるため、入力信号の電位が、リミット電圧の電位レベルを超えると速やかスイッチング素子（ＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ６）をオンさせて、抵抗１に電流を流すことができる。 - 特許庁

To manufacture a semiconductor device in less processes with high accuracy wherein a pMOS transistor and nMOS transistor are provided on the same substrate with a first conductive type transistor's gate electrode which is a first conductive type, while a second conductive type transistor's gate electrode which is a second conductive type.例文帳に追加

同一基板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有し、第１導電型のトランジスタのゲート電極が第１導電型され第２の導電型のトランジスタのゲート電極が第２の導電型とされた半導体装置を、少ない工程数で且つ高精度に製造する。 - 特許庁

An ESD protection circuit includes: a PNPN junction in which a P-side of one end is connected to a terminal and an N-side of another end is connected to ground; and a PMOS transistor in which a source and a gate are connected to an N-side of a PN junction having a P-side connected to ground and a drain is connected to the terminal.例文帳に追加

ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 - 特許庁

To provide a semiconductor device which is reduced in the degradation of a circuit operation speed by suppressing short-channel effect, reducing current leakage between the gate and the drain, and reducing the parasitic capacitance due to gate overlap, in a semiconductor device which includes an NMOS transistor and a PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。 - 特許庁

A reference voltage generation circuit 60 drives NPNTR 65 and 66 by using a current mirror circuit part 61 which is made up by cascade connection between a first current mirror circuit comprising PMOS 61a and 61b and a second current mirror circuit comprising NMOS 61c and 61d.例文帳に追加

基準電圧発生回路６０では、ＰＭＯＳ６１ａ，６１ｂからなる第１のカレントミラー回路とＮＭＯＳ６１ｃ，６１ｄからなる第２のカレントミラー回路とを縦続接続して構成したカレントミラー回路部６１を用いて、ＮＰＮＴＲ６５，６６を駆動する構成にしている。 - 特許庁

If input data D and DX are at L level and H level respectively, a PMOS 112 of the first inverter circuit 114 and an NMOS 116 of the second inverter circuit 117 turn to ON state, and an output data QX and Q transit to H level and L level, respectively.例文帳に追加

入力データＤ，ＤＸがそれぞれＬレベルおよびＨレベルであれば、第１のインバータ回路１１４のＰＭＯＳ１１２と第２のインバータ回路１１７のＮＭＯＳ１１６がオン状態となり、出力データＱＸ，ＱがそれぞれＨレベルおよびＬレベルへ遷移する。 - 特許庁

When an operating current monitor signal SB indicates that operating currents satisfy a prescribed reference, and a leak monitor signal SA0 indicates that a reverse bias degree is increased, a charge pump circuit 3P in an active state performs control to deepen a board potential VBP for PMOS.例文帳に追加

動作電流モニタ信号ＳＢが動作電流が所定の基準を満足することを指示し、リークモニタ信号ＳＡ０が逆バイアス度合を高めることを指示する場合、活性状態のチャージポンプ回路３ＰによってＰＭＯＳ用基板電位ＶＢＰを深く引く制御が行われる。 - 特許庁

The SRAM cell has NMOS drive transistors MDB and MDT and PMOS load transistors MLB and MLT as with a conventional 6 transistor SRAM cell, configures two CMOS inverters connected to a power line VDD and a ground line VSS, and holds data of one bit by positive feedback of cross-couple connection of the inverter pair.例文帳に追加

ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。 - 特許庁

Then, these two reference cells are deactivated and charged to a final precharge voltage, that is selected to become smaller than or larger than one half of the sum of a high state voltage and a low state voltage (depending on the utilization of NMOS technology or PMOS technology).例文帳に追加

該２つの基準セルを非活動化した後、それらは、高状態の電圧および低状態の電圧の合計の半分より小さくまたは大きく（使用するのがＮＭＯＳ技術かＰＭＯＳ技術かに従う）なるよう選択された最終プリチャージ電圧にチャージされる。 - 特許庁

A first N-well that includes a PMOS of the first memory cell, is provided between a first P-well that includes one of NMOSs of the first memory cell and a transfer MOS and a second P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第１メモリセルのＰＭＯＳが形成された第１Ｎ型ウェルは、第１メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第１Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第２Ｐ型ウェルの間に設けられる。 - 特許庁

The drain terminal of the PMOS transistor is connected with a first circuit having a first linear resistance value and the drain terminal of the NMOS transistor is connected with a second circuit having a second linear resistance value to configure a voltage dividing circuit consisting of the series connection of the first circuit and the second circuit and having an output.例文帳に追加

ＰＭＯＳトランジスタのドレーン端子に第一線形抵抗値を有する第一回路を接続させ、ＮＭＯＳトランジスタのドレーン端子に第二線形抵抗値を有する第二回路を接続させ、第一回路と第二回路との直列接続からなる出力端子を持つ分圧回路。 - 特許庁

The thermal oxide film 39 cuts off diffusion of hydrogen during the formation of the silicon nitride film 41 to improve, specially, the threshold stability of the P+ poly- PMOS 31, the threshold voltage stability of the N+ poly-NMOS 27, and the resistance value stability of the polysilicon resistor 35.例文帳に追加

熱酸化膜３９は、シリコン窒化膜４１の形成時における水素の拡散を遮へいし、特に、Ｐ＋ポリＰＭＯＳ３１のしきい値電圧安定性、Ｎ＋ポリＮＭＯＳ２７のしきい値電圧安定性及びポリシリコン抵抗体３５の抵抗値安定性を向上させる。 - 特許庁

A current correction circuit 102 for correcting an output current of the current driver 101 in response to the common mode level V_cm of transmission lines TP and NTP in pairs with each other is coupled between a pMOS current source transistor 103 and a switch circuit 105 of the current driver 101.例文帳に追加

伝送線路対ＴＰ／ＮＴＰのコモンモード電位Ｖ_ｃｍに応じて電流ドライバ１０１の出力電流を補正する電流補正回路１０２を、電流ドライバ１０１のｐＭＯＳ電流源トランジスタ１０３とスイッチ回路１０５との間に結合させる。 - 特許庁

When the drive voltage Vi is greater than the reference voltage ViL and smaller than the reference voltage ViH, the signals S4P, S4N are respectively set to "H", "L", and the PMOS 61 and the NMOS 62 are turned off while the control signals CP, CN are set to "H" and monitoring is performed by a comparator circuit.例文帳に追加

一方、基準電圧ＶｉＬ＜駆動電圧Ｖｉ＜基準電圧ＶｉＨのときは、信号Ｓ４Ｐ，Ｓ４Ｎはそれぞれ“Ｈ”，“Ｌ”となってＰＭＯＳ６１とＮＭＯＳ６２はオフとなるが、制御信号ＣＰ，ＣＮは“Ｈ”となって、比較回路により監視が行われる。 - 特許庁

In the semiconductor integrated circuit, an output terminal PO is electrically connected to an output buffer 1, a protection PMOS transistor MP2 is inserted between a node N3 connected to the output terminal PO and a grounding terminal P22, and a gate of the protection MOS transistor MP2 is connected to the power supply terminal P12.例文帳に追加

出力バッファ１に出力端子Ｐ０が電気的に接続され、出力端子Ｐ０に繋がるノードＮ３と接地用端子Ｐ２２との間に保護用ＰＭＯＳトランジスタＭＰ２が介挿され、保護用ＰＭＯＳトランジスタＭＰ２のゲートが電源用端子Ｐ１２に接続される。 - 特許庁

Further, the MO_xN_y metal compound is an extremely efficient oxygen diffusion barrier at 1,000°C, and achieves, in a p-type metal oxide semiconductor (pMOS) device, an extremely aggressive equivalent oxide film thickness (EOT) and an inversion layer thickness of 14 Å or less.例文帳に追加

さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。 - 特許庁

To provide a high efficient semiconductor device capable of uniformly improving a carrier mobility within a field without any layout dependency of an element, and thereby improving a current drive capability, in the element with a different conductivity like a PMOS transistor and an NMOS transistor.例文帳に追加

ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。 - 特許庁

A series circuit of a high-side pull-down NMOS transistor 601 and a resistor R1 is connected between a gate and a source of a high-side NMOS power transistor 401, and a gate of the high-side pull-down NMOS transistor 601 is connected to a gate of a PMOS transistor 305 of a high-side pre-driver 300H.例文帳に追加

ハイサイドＮＭＯＳパワートランジスタ４０１のゲート・ソース間に、ハイサイドプルダウンＮＭＯＳトランジスタ６０１と抵抗Ｒ１の直列回路を接続し、そのハイサイドプルダウンＮＭＯＳトランジスタ６０１のゲートをハイサイドプリドライバ３００ＨのＰＭＯＳトランジスタ３０５のゲートに接続する。 - 特許庁

A series circuit of a low-side pull-down NMOS transistor 602 and a resistor R2 is connected between a gate and a source of a low-side NMOS power transistor 402, and a gate of the low-side pull-down NMOS transistor 602 is connected to a gate of a PMOS transistor 315 of a low-side pre-driver 300L.例文帳に追加

ローサイドＮＭＯＳパワートランジスタ４０２のゲート・ソース間に、ローサイドプルダウンＮＭＯＳトランジスタ６０２と抵抗Ｒ２の直列回路を接続し、そのローサイドプルダウンＮＭＯＳトランジスタ６０２のゲートをローサイドプリドライバ３００ＬのＰＭＯＳトランジスタ３１５のゲートに接続する。 - 特許庁

A controllable buffer is inserted in a specific level of a clock tree, and a controller is provided for adjusting two clocks having different phases, and PMOS/NMOS arrangements in the controllable buffer are controlled by the output bus C[x:0] of the controller.例文帳に追加

クロックツリー回路において、制御可能なバッファを前記クロックツリー回路の特定なレベルに差込み、且つ何れか二つの位相の異なるクロックを接収する制御器を提供し、前記制御器の出力バスC[x:0]により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの排列を制御する。 - 特許庁

The jitter generation circuit comprises at least one PMOS connected in parallel between a power source and the clock signal outputted from the clock signal generator, and at least one NMOS connected in parallel between the clock signal outputted from the clock signal generator and the ground.例文帳に追加

また、ジッタ生成回路は、電源とクロック信号発生器から出力されるクロック信号との間に並列に接続される少なくとも１つのＰＭＯＳと、クロック信号発生器から出力されるクロック信号とグランドとの間に並列に接続される少なくとも１つのＮＭＯＳとを備える。 - 特許庁

The feedback circuit 108 feeds potential back to the current mirror circuit 104 in order to suppress the lowering of the gate potential in the NMOS output transistor M116 and also feeds potential back to the current mirror circuit 103 in order to suppress the rise of the gate potential in the PMOS output transistor M115.例文帳に追加

フィードバック回路１０８は、ＮＭＯＳ出力トランジスタＭ１１６のゲート電位の低下を抑制するようにカレントミラー回路１０４にフィードバックを行い、ＰＭＯＳ出力トランジスタＭ１１５のゲート電位の上昇を抑制するようにカレントミラー回路１０３にフィードバックを行う。 - 特許庁

The voltage of a hold capacitor 4 is applied to the substrate gate of an NMOS transistor 21 constituting an analog switch 3 using a buffer amplifier 24 and/or the voltage of the hold capacitor 4 is applied to the substrate gate of a PMOS transistor 22 constituting the analog switch 3 using a buffer amplifier 25.例文帳に追加

アナログスイッチ３を構成するＮＭＯＳトランジスタ２１のサブストレートゲートにバッファアンプ２４を用いてホールドコンデンサ４の電圧を印加するようにし、及び／又はアナログスイッチ３を構成するＰＭＯＳトランジスタ２２のサブストレートゲートにバッファアンプ２５を用いてホールドコンデンサ４の電圧を印加するようにした。 - 特許庁

A voltage level converting circuit 40 comprises a paired first transistor 20 and a paired second transistor 30 of a PMOS transistor 12 (22) and an NMOS transistor 14 (24) which are complementarily connected, respectively, and an inverter circuit for connecting the paired first and second transistor to each other.例文帳に追加

本電圧レベル変換回路４０は、相補接続させたＰＭＯＳトランジスタ１２（２２）及びＮＭＯＳトランジスタ１４（２４）をそれぞれ有する第１のトランジスタ対２０及び第２のトランジスタ対３０と、第１及び第２のトランジスタ対を接続するインバータ回路とを備えている。 - 特許庁

A bias circuit generates a first bias current by a NMOS transistor, generates a second bias current by a PMOS transistor, adds the first bias current and the second bias current, and generates a third bias current, responding to the output voltage of the second operational amplifier.例文帳に追加

バイアス回路は、第２演算増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、第１バイアス電流と第２バイアス電流とを加算して第３バイアス電流を発生する。 - 特許庁

Thus, at the portion lying between the NMOS forming region Rnm and the PMOS forming region Rpm in an oxide film 2 for an element isolation, the N/P-type well diffusion layer 12 is hardly formed, and the CMOS device that has a small element isolation width and a high isolation function is provided.例文帳に追加

したがって、素子分離用酸化膜２のうちＮＭＯＳ形成領域ＲnmとＰＭＯＳ形成領域Ｒpmとの間に位置する部分には、Ｎ／Ｐ型ウェル拡散層１２がほとんど形成されず、素子分離幅が小さく分離機能の高いＣＭＯＳデバイスが得られる。 - 特許庁

A BGR (band gap reference) type current generation circuit 100 uses a difference in voltage generated between the gate and the source of PMOS transistors 106 and 107 to adjust current flowing in a first current path and a second current path from a first node to a second node to a predetermined reference current.例文帳に追加

ＢＧＲ型電流発生回路１００は、ＰＭＯＳトランジスタ１０６、１０７のゲート・ソース間に生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にする。 - 特許庁

Between the drain of source tie type NMOS 11a, 11b at an amplifying section 10 being provided with input signals INP, INM and nodes N3, N2 being connected with PMOS 14a, 14b for load, NMOS 15a, 15b being turned on at the active time and turned off at the time of standby are inserted.例文帳に追加

入力信号ＩＮＰ，ＩＮＭが与えられる増幅部１０のソースタイ型のＮＭＯＳ１１ａ，１１ｂのドレインと、負荷用のＰＭＯＳ１４ａ，１４ｂが接続されるノードＮ３，Ｎ２との間に、アクティブ時にオンになり、スタンバイ時にオフとなるＮＭＯＳ１５ａ，１５ｂを挿入する。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

When the read control signal CE is activated and made to 'H', the NMOSs 32, 33 are turned on, a reference current INR is made to flow in the NMOS 33 from a reference array 20 through the PMOS 31 being already turned on, and reference voltage REF is directly outputted to the reference node N20.例文帳に追加

読出制御信号ＣＥが活性化されて“Ｈ”になると、ＮＭＯＳ３２，３３がオンとなり、既にオンとなっているＰＭＯＳ３１を介して、ＮＭＯＳ３３に基準セルアレイ２０からの基準電流ＩＮＲが流れ込み、基準ノードＮ２に基準電圧ＲＥＦが直ちに出力される。 - 特許庁

Furthermore, the gate voltage of a PMOS transistor 11 and that of an NMOS transistor 12 in the transmission gate 8 are controlled to cause the capacity of a tester taken from an input cell 7 to be comparable with that of the PCB with the circuit device mounted thereon after the delay test.例文帳に追加

また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。 - 特許庁

A driving circuit main body 10 of at least either of the plate line driving circuit 3 and/or the word line driving circuit 5 has PMOS transistors QP1, QP2 for pull-up of which driving capability is different and NMOS transistors QN1, QN2 for pull-down of which driving capability is different.例文帳に追加

プレート線駆動回路３及び／またはワード線駆動回路５の少なくとも一方の駆動回路本体１０は、駆動能力が異なるプルアップ用ＰＭＯＳトランジスタＱＰ１，ＱＰ２と、駆動能力が異なるプルダウンダウン用ＮＭＯＳトランジスタＱＮ１，ＱＮ２とを有する。 - 特許庁

When the power supply from the battery power source 10 is suddenly shut down, due to missoperation of user, current flows to a first wiring 91 of a current mirror, discharge of a third flat capacitor 31 is accelerated, then the pMOS transistor 73 flows a current to the discharge resistance 12 on the drain side.例文帳に追加

ユーザの誤操作によりバッテリ電源１０からの電源供給が突然遮断された場合、電流ミラーの第１配線９１に電流が流れることにより、第３平滑コンデンサ３１の放電を速め、ｐＭＯＳトランジスタ７３がドレイン側の放電抵抗１２に電流すようにする。 - 特許庁

After that, a silicon oxide film is formed by an oxidation method using an active oxygen, and then, active nitrogen processing is executed to convert the silicon oxide film into an SiON thin film, and SiON gate insulation films 103 and 104 are formed on the NMOS region and the PMOS region, respectively.例文帳に追加

その後、活性酸素を用いた酸化手法によりシリコン酸化膜を形成した後に、活性窒素処理を行ってＳｉＯＮ薄膜に転化し、ＮＭＯＳ領域およびＰＭＯＳ領域に、それぞれＳｉＯＮのゲート絶縁膜１０３および１０４を形成する。 - 特許庁

The gain of the non-inverting variable gain amplifier 202 is regulated according to the load current carried in the power PMOS device 206 so as to reduce the gain according to the increase in load current, and the unit gain band width of a loop formed in a compensating capacitor 208 is substantially kept constant.例文帳に追加

また、負荷電流の増加にしたがって利得が減少するように、パワーＰＭＯＳデバイス２０６を流れる負荷電流に対応して非反転可変利得増幅器２０２の利得が調整され、補償コンデンサ２０８で形成されるループの単位利得帯域幅が実質的に一定に維持される。 - 特許庁

At the same time, a PMOS transistor comprising a distorted Si layer 14b having a second film thickness thinner than that of the layer 14a is formed in a second region of the substrate 11 delimited by the region 21.例文帳に追加

一方、素子分離絶縁領域２１によって画定された上記積層基板１１の第２の領域には、上記歪Ｓｉ層１４ａよりも膜厚の薄い、第２の膜厚を有する歪Ｓｉ層１４ｂを備えるＰＭＯＳトランジスタが形成されてなる構成となっている。 - 特許庁

The second amplification stage is provided with analog switches S1, S2, and S3 composed of a set of PMOS transistors and an NMOS transistor respectively having different sizes, and On and off of each analog switch is switched by switches S1a, S1b, S2a, S2b, S3a, and S3b to switch gain.例文帳に追加

２段目増幅段は、それぞれサイズの異なる、１組のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成されたアナログスイッチＳ１、Ｓ２、Ｓ３を備えており、各アナログスイッチのオン及びオフをスイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂで切替えることにより、ゲインを切替える。 - 特許庁

The gate insulating film 13 of the NMOS transistor 11 and the gate insulating film 23 of the PMOS transistor 21 are formed of different materials, and the gate insulating film 13 of the NMOS transistor 11 and the upper layer film 33a of the gate insulating film 33 of the NMOS transistor 31 are formed of the same materials.例文帳に追加

ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３とは異なる材料から成り、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ａとは同じ材料から成る。 - 特許庁

A bias generation circuit is configured using a source follower circuit of a PMOS transistor and during an exposure term or during part of the exposure term, application of a reset clock ϕRG to a reset gate section is stopped, thereby bringing the reset gate section into a reset state and reducing a hot carrier during the exposure term.例文帳に追加

バイアス発生回路をＰＭＯＳトランジスタのソースフォロワ回路を用いた構成とし、露光期間中または露光期間の一部の期間でリセットクロックφＲＧのリセットゲート部への印加を停止することで、リセットゲート部をリセット状態にし、露光期間中のホットキャリアを低減する。 - 特許庁