「PmOS」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

To provide a current control circuit which adjusts amount of current to the load such as a Hall element by accurate and minute step width, does not arise compression of bias voltage of a current control element, and without need of dividing control voltage for operating a current control element such as a PMOS.例文帳に追加

ホール素子等の負荷に正確かつ微小なステップ幅で電流量を調整し、電流制御素子のバイアス電圧の圧縮を生じずさせず、かつＰＭＯＳといった電流制御素子を動作させるための制御電圧を分圧する必要のない電流制御回路の提供 - 特許庁

To provide a semiconductor device and a manufacturing method therefor in which a metal salicide layer is suitably formed on the surface of a gate electrode to realize low resistance of the gate electrode, related to the semiconductor device in which Ge is introduced to the gate electrode of a PMOS transistor to improve activation rate of B.例文帳に追加

ＰＭＯＳトランジスタのゲート電極中にＧｅを導入してＢの活性化率を高めた半導体装置において、ゲート電極の表面に金属サリサイド層を好適に形成してゲート電極の低抵抗化を実現した半導体装置とその製造方法を提供する。 - 特許庁

A comparator circuit 10 is provided with a CMOS invertor circuit 11 including an NMOS transistor Q1 and a PMOS transistor Q2, wherein the gates of the transistors Q1 and Q2 are connected and used as an input terminal 12, and the drains of the transistors Q1 and Q2 are connected and used as an output terminal 13.例文帳に追加

コンパレータ回路１０は、ＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２とを含み、両トランジスタＱ１，Ｑ２のゲート同士が接続されて入力端子１２とされ、両トランジスタＱ１，Ｑ２のドレイン同士が接続されて出力端子１３とされるＣＭＯＳインバータ回路１１を備える。 - 特許庁

In a semiconductor integrated circuit device which includes an inverter circuit composed of a pMOS transistor and an n MOS transistor Q2, the threshold voltage of the transistor Q2 is made lower than the threshold of the transistor Q1 by setting the dosage of implanted ions to the units of elements and executing a multi-Vth process.例文帳に追加

ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２で構成されるインバータ回路１を含む半導体集積回路装置において、注入イオンのドーズ量を素子単位に設定してマルチＶｔｈプロセスを実行することにより、トランジスタＱ２のしきい値電圧をトランジスタＱ１のしきい値電圧よりも低くする。 - 特許庁

An N-type well diffusion layer 8 is formed by ion-implanting N-type dopants using a first resist mask to cover only an NMOS forming region Rnm, and then a P type well diffusion layer 11 is formed by ion-implanting P-type dopants using a second resist mask 9 to cover only a PMOS forming region Rpm.例文帳に追加

ＮＭＯＳ形成領域Ｒnmのみを覆う第１のレジストマスクを用いてＮ型不純物のイオン注入を行なって、Ｎ型ウェル拡散層８を形成した後、ＰＭＯＳ形成領域Ｒpmのみを覆う第２のレジストマスク９を用いて、Ｐ型不純物のイオン注入を行なって、Ｐ型ウェル拡散層１１を形成する。 - 特許庁

The duplicate structure is formed by connecting MOS transistors of the same conduction type channel whose gates are interconnected with respect to source or drain lines furthermore or inserting one each pMOS transistor to a VDD side and a VSS side of an output stage of the inverter.例文帳に追加

二重化構造は、トランジスタに対して、ゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタをソース又はドレインのラインに関して直列に更に接続すること、又は、インバータに対して、出力段のＶＤＤ側及びＶＳＳ側に、それぞれ１個ずつのｐＭＯＳトランジスタを挿入することによって形成される。 - 特許庁

To provide a fabrication process of a semiconductor device which forms a tensile stress film and a compressive stress film, respectively, in an NMOS formation region and a PMOS formation region without causing such a problem as formation of a recess in an isolation portion or etching residue, and to provide a semiconductor device.例文帳に追加

素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる、半導体装置の製造方法および半導体装置を提供する。 - 特許庁

Then a minimum value of the first coefficient is pre set so that a voltage at a node 900 when the first coefficient has the minimum value (in a minimum grayscale) is larger than a predetermined first value set larger than operation threshold voltages of PMOS transistors Q41 to Q44 of the current output section 30.例文帳に追加

そして、上記第１係数が最小値のとき（最小階調のとき）のノード９００の電圧が、電流出力部３０のＰＭＯＳトランジスタＱ４１〜Ｑ４４の動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値が予め設定される。 - 特許庁

To provide a method for manufacturing a semiconductor device by which a strain silicon channel of high quality can easily be formed without sacrificing the processing capability of a wafer, and a method for manufacturing a semiconductor device which can improve the driving capability of not only NMOS, but also PMOS transistors.例文帳に追加

ウェハの処理能力を犠牲にすることなく、高品質の歪みシリコンチャネルを簡便に形成することができる半導体基板の製造方法を提供するとともに、ＮＭＯＳのみならず、ＰＭＯＳトランジスタの駆動能力をも向上させることができる半導体装置の製造方法を提供することを目的とする。 - 特許庁

The image pickup device comprises two chips, an image pickup chip 101 including a sensor part 102 and an image processing chip 106 including an image processing circuit 110, wherein transistors in all the circuits of the image pickup chip 101 are composed of either one of nMOS or pMOS, and the image pickup chip 101 is stacked on the image processing chip 106.例文帳に追加

撮像装置を、センサ部１０２を含む撮像チップ１０１と画像処理回路１１０を含む画像処理チップ１０６の２チップ構成とし、撮像チップ１０１の全回路のトランジスタをｎＭＯＳもしくはｐＭＯＳのいずれか一方のみで構成し、撮像チップ１０１を画像処理チップ１０６の上に積層する。 - 特許庁

A small amplitude output buffer 10 is constituted by inserting a PMOS transistor which is diode-connected, an inverter 13 and a diode connected NMOS transistor 12 serially between a power source VDD and a ground VSS and by connecting a resistance element 14 between a power source terminal and a ground terminal of the inverter 13.例文帳に追加

ダイオード接続されたＰＭＯＳトランジスタ１１、インバータ１３、ダイオード接続されたＮＭＯＳトランジスタ１２を電源ＶＤＤおよびグラウンドＶＳＳ間に直列に挿入し、インバータ１３の電源端子およびグラウンド端子間に抵抗素子１４を接続することにより小振幅出力バッファ１０を構成する。 - 特許庁

The control memory Cnt_MM stores control information Cnt_Sg which shows whether PMOS substrate bias voltage and NMOS substrate bias voltage are supplied from the control switch to the N well of the CMOS circuit, and to the P well of the NMOS in the active mode respectively or not.例文帳に追加

制御メモリＣｎｔ＿ＭＭは、前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報Ｃｎｔ＿Ｓｇを格納する。 - 特許庁

In the power management semiconductor device or the analog semiconductor device including a CMOS, both gate electrodes of an NMOS and a PMOS in a CMOS are formed of a polycide structure which is a laminated structure of a P-type polysilicon and a high melting point metal silicide, and an insulation film is formed on the polycide structured-gate electrode.例文帳に追加

ＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置において、ＣＭＯＳのゲート電極をＮＭＯＳ、ＰＭＯＳともにP型多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造とし、前記ポリサイド構造のゲート電極上に絶縁膜を形成する。 - 特許庁

In a CMOS of a dual-gate structure, a surface channel type PMOS whose gate electrode is formed with a P+ type poly-silicon film, is characterized in that arsenic or antimony is doped into the substrate under the gate electrode and nitrogen whose peak concentration is 2×1021/cm3 or more is doped into the gate oxide.例文帳に追加

デュアルゲート構造のＣＭＯＳにおいて、ゲート電極がＰ^＋型ポリシリコン膜で形成された表面チャネル型のＰＭＯＳを、そのゲート電極下の基板中にヒ素もしくはアンチモンが導入され、ゲート酸化膜に窒素がピーク濃度で２×１０^２１／ｃｍ^３以上導入されたもので構成する。 - 特許庁

A gain is obtained by cascading a plurality of stages of amplification cells using load resistors without using any inductance or PMOS as a load of a pair of differentially connected NMOSs, and a negative feedback amplification circuit is configured by loading feedback from the output of a post-stage side amplification cell to the input of a pre-stage side amplification cell.例文帳に追加

差動接続された一対のＮＭＯＳの負荷としてインダクタンスやＰＭＯＳを用いずに負荷抵抗を使用した増幅セルを複数段縦続接続して利得を稼ぐとともに、後段側の増幅セルの出力から前段側の増幅セルの入力に対して帰還をかけることで負帰還増幅回路を構成する。 - 特許庁

Then, when a control signal for making the output terminal into high impedance from the first state or the second state is inputted by an off time control circuit part 13, rising waveform or falling waveform of a signal to be supplied to gates of the PMOS transistor T1 or the NMOS transistor T2 is made loose for the purpose of turning the transistors off from on.例文帳に追加

そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする - 特許庁

Then impurities are introduced in source-drain regions 12 and 13, and annealing processing for activating those impurities is used to diffuse aluminum contained in the aluminum-containing titanium nitride film 8 up to an interface between the silicon oxide nitride film 5 and hafnium nitride silicate film 7 in the pMOS region R_pMOS.例文帳に追加

次に、ソース・ドレイン領域１２及び１３に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜８中に含まれるアルミニウムを、ｐＭＯＳ領域Ｒ_ｐＭＯＳにおけるシリコン酸窒化膜５と窒化ハフニウムシリケイト膜７との界面まで拡散させる。 - 特許庁

Since there exists no backflow from a secondary battery during the backflow prevention switch is turned off, a voltage of a power supply terminal is lowered, and the come-off of the power supply can be detected, the erroneous detection at the come-off of the power supply can be prevented without inserting the external backflow prevention diode between the power supply and the PMOS transistor.例文帳に追加

逆流防止スイッチがオフしている間は２次電池からの逆流がなくなり、電源端子の電圧が低下し、電源が抜けたことを検出するため、電源とＰＭＯＳトランジスタ間に外付け逆流防止用ダイオードを挿入することなく、電源が脱けた時の誤検出を防止することが可能となる。 - 特許庁

A signal level conversion circuit comprises an inverter circuit 2a with a control switch supplied with a power supply voltage VDD where a control switch 3a is provided with a PMOS transistor QP3 and a delay circuit 4, an inverter circuit 5a supplied with a power supply voltage VDDH (VDDH>VDD), and a pull-up gate 6.例文帳に追加

信号レベル変換回路は、電源電圧ＶＤＤが供給され、制御スイッチ３ａにＰ型ＭＯＳトランジスタＱＰ３及び遅延回路４を具備した制御スイッチ付インバータ回路２ａと、ＶＤＤＨ＞ＶＤＤである電源電圧ＶＤＤＨが供給されるインバータ回路５ａ及びプルアップゲート６とから構成される。 - 特許庁

After La(O) film 11 as a cap film and a W film 12 of a metal electrode are formed on a silicon film 7 on an NMOS region and on a SiN film 9 on a PMOS region; and then heat treated to diffuse La elements of the La(O) film 11 into high-dielectric gate insulating film in NMOS region.例文帳に追加

そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。 - 特許庁

For example, in a charge pump circuit CP within the PLL circuit, three stages of PMOS transistors Tp80-Tp82 connected in series are provided between a power supply voltage Vdd and an output node OUT, and three stages of NMOS transistors Tn82-Tn80 connected in series are provided between a ground voltage Vss and the OUT.例文帳に追加

例えば、ＰＬＬ回路内のチャージポンプ回路ＣＰにおいて、電源電圧Ｖｄｄと出力ノードＯＵＴの間に直列３段接続のＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２を設け、接地電圧ＶｓｓとＯＵＴの間に直列３段接続のＮＭＯＳトランジスタＴｎ８２〜Ｔｐ８０を設ける。 - 特許庁

When a register assignment signal S1 has information about a physical register having possibility of future use, a leak current control circuit 12 sets each threshold value voltage of PMOS elements and NMOS elements of registers 13-1, 13-2, etc. to 13-n to V1, and/or sets a power source voltage of a power source 14 to V2.例文帳に追加

レジスタ割当て信号Ｓ１が、将来使用される可能性がある物理的なレジスタに関連する情報を有する場合、リーク電流制御回路１２は、レジスタ１３−１，１３−２，．．．１３−ｎのＰＭＯＳ素子及びＮＭＯＳ素子のしきい値電圧をＶ１とし、及び／又は、電源１４の電源電圧をＶ２とする。 - 特許庁

The width ratio of an NMOS 1 and PMOS 2, 3 constituting the initial stage inverter of a voltage conversion circuit is set such that the threshold voltage of the initial stage converter can be inverted at a voltage not higher than one half of the power supply voltage VHT of the voltage conversion circuit and not higher than the power supply voltage Vd of the logic circuit.例文帳に追加

電圧変換回路の初段インバータを構成するＮＭＯＳ１とＰＭＯＳ２，３の幅比を、初段インバータのスレッショルド電圧が電圧変換回路の電源電圧ＶＨＴの１／２以下で、且つロジック回路の電源電圧Ｖｄｄ以下で反転可能な電圧になるように設定する。 - 特許庁

When the operating current monitor signal SB indicates, on the other hand, that the operating currents do not satisfy a prescribed reference, in order to obtain the operating currents satisfying the prescribed reference regardless of the indicated content of the leak monitor signal SA0, a discharge switch circuit 4P performs control to shallow the board potential VBP for PMOS.例文帳に追加

一方、動作電流モニタ信号ＳＢが動作電流が所定の基準を満足しないと指示する場合、リークモニタ信号ＳＡ０の指示内容に関係なく、所定の基準を満足させる動作電流を得るため、ディスチャージスイッチ回路４ＰによってＰＭＯＳ用基板電位ＶＢＰを浅くする制御が行われる。 - 特許庁

A gate electrode 7P of the PMOS transistor consists of a lower layer film comprising an a-Si film 71 and a SiGe film 72, an upper layer film comprising a polysilicon film 73, a barrier film (SiO) 74 and a cap silicon film (a-Si) 75 thereover, and a metal silicide layer 12 formed on the surface of the cap silicon film 75.例文帳に追加

ＰＭＯＳトランジスタのゲート電極７Ｐはａ−Ｓｉ膜７１及びＳｉＧｅ膜７２からなる下層膜と、その上のポリシリコン膜７３、バリア膜（ＳｉＯ）７４、キャップシリコン膜（ａ−Ｓｉ）７５からなる上層膜と、キャップシリコン膜７５の表面に形成された金属シリサイド層１２とを備えている。 - 特許庁

The driving circuit of electrooptical device drives either one of a PMOS transistor MP1 and an NMOS transistor constituting the transmission gate in accordance with polarity of an image signal such that a feed-through voltage generated due to a parasitic capacitance of the CMOS transmission gate is generated in the direction of increasing an absolute value of an image signal at all times.例文帳に追加

ＣＭＯＳトランスミッションゲートの寄生容量に起因して生じるフィードスルー電圧が、常に画像信号の絶対値を増大させる方向に生じるように、画像信号の極性に応じて、トランスミッションゲートを構成するＰＭＯＳトランジスタＭＰ１またはＮＭＯＳトランジスタＭＮ１のいずれか一方を駆動する。 - 特許庁

The separation circuit 6 is disposed between the PMOS sense circuit 1 and the NMOS sense circuit 2, includes the Nch MOS transistors NT 1 and NT 2, and performs connection/separation between the bit line BL and the local bit line LBL and between the bit line/BL and the local bit line/LBL based on a control signal Φt.例文帳に追加

切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。 - 特許庁

A complementary metal oxide semiconductor (CMOS) device has: a PMOS transistor provided with at least two first gate electrodes 120 having a first parameter; and an NMOS transistor provided with at least two second gate electrodes 120 having a second parameter that is different from the first parameter.例文帳に追加

相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極１２０を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極１２０を備えたＮＭＯＳトランジスタと、を有している。 - 特許庁

Second epitaxial growth layers are formed on the first epitaxial growth layers at a position separate from opposed ends of the extensions in the direction in which the first epitaxial layers recede from each other, and two source/drain regions 10n and 10n (10p and 10p) are formed of the second epitaxial growth layers on a PMOS side and an NMOS side, respectively.例文帳に追加

エクステンション部の対向端から互いに離反する向きにさらに離れた位置の第１エピタキシャル成長層上に、第２エピタキシャル成長層が形成され、これによりＰＭＯＳとＮＭＯＳの各々の側で２つのソース・ドレイン領域１０ｎと１０ｎ（１０ｐと１０ｐ）が形成されている。 - 特許庁

Source potentials of the NMOS transistors of the paired first and second transistor are maintained to be a lower negative potential than a ground potential, respectively, and normally on type NMOS transistors 42, 44 of one step or more intervene between a drain terminal of the PMOS transistors and the drain terminal of the NMOS transistors of the paired first and second transistor.例文帳に追加

第１及び第２のトランジスタ対のＮＭＯＳトランジスタのソース電位がそれぞれ接地電位より低い負電位に維持され、かつ、第１及び第２のトランジスタ対のＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子との間に１段以上のノーマリオン型ＮＭＯＳトランジスタ４２、４４が介在する。 - 特許庁

When the input signal voltage VBUS is lower than a voltage with a threshold voltage Vthp of a PMOS transistor added to the power supply voltage VDD (VBUS< VDD+Vthp), a voltage with a threshold voltage Vthn of an NMOS transistor subtracted from the power supply voltage VDD is applied to a gate terminal G1 (VG1=VDD-Vthn).例文帳に追加

入力信号電圧ＶＢＵＳが電源電圧ＶＤＤにＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを加えた電圧未満の時（ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）、ゲート端子Ｇ１には電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。 - 特許庁

An FB period limiting circuit comprising an on generation circuit 5, an OR circuit OR, an inverter INV and PMOS Q4 limits a period of FB signal feedback to the logical sum of an ON period of an SW signal for driving an LED array 2 on and a supplementary period generated by the OR circuit OR on the basis of the SW signal.例文帳に追加

オン発生回路５、オア回路ＯＲ、インバータＩＮＶ、及びＰＭＯＳＱ４からなるＦＢ期間制限回路は、ＦＢ信号がフィードバックされる期間を、ＬＥＤアレイ２をオン駆動するＳＷ信号のＯＮ期間と、ＳＷ信号に基づいてオア回路ＯＲで生成された補充期間との論理和に制限させる。 - 特許庁

Besides, a work function ΦMp of a gate electrode 7 of pMOS is made into value between the added result of the electron affinity χs of silicon and a band gap energy Eg of silicon and the energy difference Φi of the intrinsic Fermi level εi of silicon and the vacuum level of silicon, namely, set so as to establish the relation of Φi<ΦMp<χs+Eg.例文帳に追加

また、ｐＭＯＳのゲート電極７の仕事関数ΦＭｐを、シリコンの電子親和力χsとシリコンのバンドギャップエネルギーＥgとを加えたものと、シリコンの真性フェルミ準位εｉとシリコンの真空準位とのエネルギー差Φｉとの間の値、すなわち、Φｉ＜ΦＭｐ＜χｓ＋Ｅｇの関係が成り立つように設定する。 - 特許庁

The power supply detection circuit is constituted in such a manner that a contained backflow prevention switch is arranged between the power supply and a PMOS transistor for controlling a charging current or a charging voltage, and the backflow prevention switch is turned off for a certain period of time at a certain cycle when the charging current is lowered to a set current or below due to the come-off of the power supply.例文帳に追加

電源と充電電流又は充電電圧を制御するＰＭＯＳトランジスタ間に内蔵の逆流防止スイッチを設けることで、電源が抜けて充電電流が設定電流以下に減少した時に、発振回路を用いて逆流防止スイッチを一定周期で一定時間オフさせる構成とする。 - 特許庁

As a result, the drain potential of the PMOS-transistor 34 of the start-up circuit 30a becomes about 1.5 V, so that the NMOS transistor 33 whose Vt is relatively low can be applied, it is certainly turned on before an output node N1 reaches a reference potential, and the start-up circuit 30a operates stably.例文帳に追加

この結果、スタートアップ回路３０ａのＰＭＯＳトランジスタ３４のドレイン電位は１．５Ｖ程度となるため、ＮＭＯＳトランジスタ３３のＶｔが比較的低いトランジスタを適用でき、さらに出力ノードＮ１が基準電位に達するまでには確実にオン状態となり、スタートアップ回路３０ａは安定して動作する。 - 特許庁

Thereafter a silicon oxidation film 125 is accumulated, patterning for forming a low resistance diffusion layer for emitter and MOS source/drain taking-out is performed, As+ ion is injected on the emitter part of a bi-polar transistor and the source/drain taking-out part of an NMOS transistor, and BF2+ ion is injected to the source/drain taking-out part of a PMOS transistor.例文帳に追加

その後、シリコン酸化膜１２５を堆積させ、エミッタ及びＭＯＳソース／ドレイン取り出し用の低抵抗拡散層を形成するためのパターンニングを行い、バイポーラトランジスタのエミッタ部とＮＭＯＳトランジスタのソース／ドレイン取り出し部にＡｓ＋イオンを注入し、ＰＭＯＳトランジスタのソース／ドレイン取り出し部にＢＦ２＋イオンを注入する。 - 特許庁

To provide a counter circuit for controlling an off-chip driver, capable of changing a DC (or AC) output current value of the off-chip driver, in response to the variations in process characteristics of a PMOS and an NMOS in a wafer state, and a DC (or AC) output current value changing method for the off-chip driver that uses the same.例文帳に追加

ウェーハ状態でＰＭＯＳとＮＭＯＳの工程特性の変動に応じてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更することが可能なオフチップドライバ制御用カウンタ回路およびそれを用いてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更する方法を提供する。 - 特許庁

The first transistor 201 and the second transistor 202 are formed in the well of a semiconductor substrate; the first transistor 201 includes a single poly floating gate 306, a first drain region 302, and a first source region; and the second PMOS transistor 202 has a single poly-selection gate and a second source region; and the first source region of the first transistor is set as the drain region of the second transistor.例文帳に追加

第一トランジスター２０１は単一ポリフローティングゲート３０６と、第一ドレイン領域３０２と第一ソース領域とを含み、第二ＰＭＯＳトランジスター２０２は単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。 - 特許庁

A drive circuit for a display device includes an output circuit 10 comprising an NMOS transistor MN4 and a PMOS transistor MP4 which are of mutually-complementary types and connected in such a manner that an output stage performs a push-pull operation, an output terminal OUT, and a switch element SW provided between an output terminal P1 of the output stage and the output terminal OUT.例文帳に追加

出力段がプッシュプル動作するように接続される互いに相補型であるＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４で構成される出力回路１０と、出力端子ＯＵＴと、出力段の出力端Ｐ１と出力端子ＯＵＴとの間に設けたスイッチ素子ＳＷと、を備える。 - 特許庁

Gates and drains of PMOS transistors 1, 2 connected to a second power supply voltage terminal 30, to which a high level voltage VDDH of a second power supply voltage is applied, are cross-connected to each other respectively in a level shift section 10, and the drains of which are respectively connected to drains of NMOS transistors 4, 5 connected to a ground terminal 40.例文帳に追加

レベルシフト部１０用で、第２の電源電圧の高電位電圧ＶＤＤＨが供給される第２の電源電圧端子３０に接続されたＰＭＯＳトランジスタ１，２のゲートとドレインを交差接続し、各々のドレインとソースが接地端子４０に接続されたＮＭＯＳトランジスタ４，５のドレインとを接続する。 - 特許庁

Relating to a CMOS output circuit where a PMOS 10 and an NMOS 20 are connected in series between a VCC and a VSS, the number of contacts 41 and 51 on the sources 10S and 20S side is less than that of a plurality of contact 42 and 52 on drains 10D and 20D side, on at least one MOS transistor.例文帳に追加

ＰＭＯＳ１０とＮＭＯＳ２０がＶＣＣとＶＳＳとの間に直列に接続されたＣＭＯＳ出力回路における少なくとも一方のＭＯＳトランジスタにおいて、ソース１０Ｓ，２０Ｓ側の複数のコンタクト４１，５１の数を、ドレイン１０Ｄ，２０Ｄ側の複数のコンタクト４２，５２の数よりも少なくしている。 - 特許庁

An NMOS sense-amplifier NSA is arranged in the p-type well PW 1, a PMOS sense-amplifier PSA and a changeover switch circuit Phit 1 are arranged in one of the n-type wells NWB 1, a bit line equalizing circuit EQL and a changeover switch circuit Phit 2 are arranged in the other n-type well NWB 2.例文帳に追加

ｐ型ウェルＰＷ１にＮＭＯＳセンスアンプＮＳＡが配置され、一方のｎ型ウェルＮＷＢ１にＰＭＯＳセンスアンプＰＳＡと切り替えスイッチ回路Ｐｈｉｔ１が配置され、他方のｎ型ウェルＮＷＢ２にビット線イコライズ回路ＥＱＬと切り替えスイッチ回路Ｐｈｉｔ２が配置される。 - 特許庁

A complimentary metal oxide semiconductor (CMOS) device 100 includes a PMOS transistor having at least two first gate electrodes each having a first parameter, and an NMOS transistor having at least two second gate electrodes each having a second parameter, wherein the second parameter is different from the first parameter.例文帳に追加

相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。 - 特許庁

The input buffer circuit 1 includes: PMOS transistors 12, 14; NMOS transistors 16, 18; and a level shift circuit 10 which converts a signal having an amplitude equivalent to a potential difference between HVDD and VSS into a signal having amplitude equivalent to a potential difference between LVDD lower than the HVDD and the VSS.例文帳に追加

入力バッファー回路１は、ＰＭＯＳトランジスター１２、１４、ＮＭＯＳトランジスター１６、１８を含み、ＨＶＤＤとＶＳＳの電位差に相当する振幅を有する信号を、ＨＶＤＤよりも低いＬＶＤＤとＶＳＳの電位差に相当する振幅を有する信号に変換するレベルシフト回路１０を含む。 - 特許庁

Since the width of the first region A1 is laid out small because of no wiring region connecting units in the first region A1, the length of the connecting wiring between PMOS and NMOS transistor can be small and an area of N well and P well NW1, PW1 can be small and consequently the layout efficiency and the improvement in element characteristics are achieved.例文帳に追加

第１領域Ａ１にはユニット間配線領域がないため幅が短くレイアウトされるので、ＰＭＯＳ／ＮＭＯＳトランジスタ間の接続配線長が短く、Ｎ／Ｐ型ウェル領域ＮＷ１、ＰＷ１の面積が小さくなり、レイアウト効率と回路特性の向上を図ることができる。 - 特許庁