「Serial Clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The transfer clock is transmitted from the master device and transmitted to each slave device, and the serial data signal transmits and receives data from bit serial synchronously with the transfer clock between the master device and each slave device.例文帳に追加

転送クロックはマスタデバイスから送出され各スレーブデバイスに送出され、シリアルデータ信号はマスタデバイスと各スレーブデバイスとの間で転送クロックに同期してビットシリアルにデータを送受信する。 - 特許庁

A clock output source is changed between clock output from the clock input/output terminal 24 of the synchronous type serial communication interface 20 and clock output from the terminal 28 of the general purpose input/output port 22.例文帳に追加

同期式シリアル通信インターフェース２０のクロック入出力端子２４からのクロック出力と、汎用入出力ポート２２の端子２８からのクロック出力との間で、クロック出力元を切り替えるようにした。 - 特許庁

The system of this invention is provided with a clock extraction/data recovery circuit to recover the incorporated clock and data from the high-speed serial transmission data stream.例文帳に追加

組み込まれたクロック及びデータを高速シリアル伝送データストリームから回復するためにクロック抽出/データ回復回路が設けられる。 - 特許庁

A bus reference clock with 24.576 MHz for the 1394 serial bus 12, 18 is synchronized with an ATM reference clock of 8 kHz of the ATM network 15.例文帳に追加

１３９４シリアルバス１２と１３９４シリアルバス１８の２４．５７６MHzのバスリファレンスクロックは、ATMネットワーク１５の８KHzのATMリファレンスクロックに同期される。 - 特許庁

Thus, the circuits other than the serial/parallel conversion circuit 101 can be operated at a clock signal CLK2 with a low frequency outputted from a clock generator 110.例文帳に追加

こうすると、直列／並列変換回路１０１以外の回路は、クロック発生器１１０の出力する低周波のＣＬＫ２で動作できる。 - 特許庁

A high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 including at least a serial/parallel conversion circuit 40; a self-running clock generation circuit 70, a clock detection circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30, having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70, a clock-detecting circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

To provide clock synchronous serial communication equipment that can conduct serial communication with a minimum number of signal lines and be restored to a normal state even when the communication hangs up.例文帳に追加

最低限の信号線でシリアル通信を行い、且つ通信がハングアップしても正常状態に復帰できるクロック同期シリアル通信装置を提供する。 - 特許庁

After the parallel/serial converter reads and stores the parallel signal, the controller can read the parallel signal as a serial one using a clock signal.例文帳に追加

並列／直列変換装置が並列信号を読出して記憶した後、制御装置は、クロック信号を使用して並列信号を直列に読出すことが可能となる。 - 特許庁

To provide a serial data transmission method and a serial transmission circuit that transmit data at a transmission speed four times the conventional method without revising a reference clock frequency.例文帳に追加

基準クロック周波数を変更することなく、４倍の伝送速度でデータを伝送するシリアルデータ伝送方法、及び、シリアル伝送回路を提供する。 - 特許庁

To provide a serial/parallel conversion circuit, a data transfer controller, or the like, which combines serial/parallel conversion function with a buffer function to smooth out clock frequency differences.例文帳に追加

シリアル／パラレル変換機能とクロック周波数差を吸収するバッファ機能を併せ持つシリアル／パラレル変換回路、データ転送制御装置等の提供。 - 特許庁

A gap between the microcomputer 56 and the sensor circuits 50A and 50D is configured so that data communication may be made attainable through the serial clock line 53 and the serial data line 54.例文帳に追加

マイクロコンピュータ５６とセンサ回路５０Ａ〜５０Ｄとの間は、シリアルクロックライン５３及びシリアルデータライン５４を介して、データ通信が可能に構成される。 - 特許庁

The image data is latched by a data latch part 7 by the clock signal and outputted, by performing parallel/serial conversion to it by a parallel/serial converting part 8.例文帳に追加

そして、選択されたクロック信号によりデータラッチ部７で画像データをラッチし、パラレル／シリアル変換部８にてパラレル／シリアル変換して出力する。 - 特許庁

The test decode signals TMadd1-n are converted into serial data TMcodeSD by a serial-parallel converter circuit 25 in synchronization with a reference clock TMCLK.例文帳に追加

テストデコード信号ＴＭａｄｄ１〜ｎは、基準クロックＴＭＣＬＫに同期して、パラレル・シリアル変換回路２５によりシリアルデータＴＭｃｏｄｅＳＤに変換される。 - 特許庁

A data recovery circuit is designed to recover data from serial data by performing an oversampling of the serial data after using any one of at least the pair of clock signal groups selected based on the number of rising edges of a sampling clock of the selected clock signal group existing in an eye opening area of the serial data.例文帳に追加

データ復元回路は、直列データのアイオープン領域内に存在する選択されたクロック信号グループのサンプリングクロック信号の上昇エッジの数に基づいて選択された少なくとも二つのクロック信号グループのうち何れか一つを使用して直列データをオーバーサンプリングすることによって直列データからデータを復元する。 - 特許庁

A shift register 12 receives serial data DATA and shifts one bit by one bit for every edge of the bit clock BCK.例文帳に追加

シフトレジスタ１２は、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。 - 特許庁

The value of the transmission signals is held in the cycle of the reproduced reference clock signals and serial data are reproduced.例文帳に追加

再生された基準クロック信号の周期で伝送信号の値をホールドし、シリアルデータを再生する。 - 特許庁

To obtain a serial data receiving circuit in which suitable data are outputted even when there is jitter in data or a clock.例文帳に追加

データまたはクロックにジッタがある場合にも妥当なデータを出力をするシリアルデータ受信回路を得る。 - 特許庁

To perform serial data transmission from a slave device to a master device even without synchronization with a clock signal.例文帳に追加

クロック信号との同期を取らなくてもスレーブ装置からマスター装置へのシリアルデータ送信を可能とする。 - 特許庁

In this system, a transmission side LSI 1 transmits a clock in parallel with serial data through electric cables 3A, 3B with light speed.例文帳に追加

送信側ＬＳＩ１からは、電気ケーブル３Ａ，３Ｂでシリアルデータとともにクロックを高速並送させる。 - 特許庁

The serial communication circuits are composed so as to synchronize with a common clock signal to operate.例文帳に追加

これらのシリアル通信回路は、共通のクロック信号に同期して動作するように構成されている。 - 特許庁

A serial-parallel conversion circuit 21A stores the serial data S10 synchronously with a clock signal CLK3A reproduced by the serial data S10, divides the stored serial data S10 to have a prescribed word length and outputs the result as data S21.例文帳に追加

このシリアルデータＳ１０は、シリアル−パラレル変換部２１ＡにおいてシリアルデータＳ１０に基づいて再生されたクロック信号ＣＬＫ３Ａに同期して保持され、保持されたシリアルデータＳ１０が所定ワード長で分割されてデータＳ２１として出力される。 - 特許庁

The transmitting section 5 receives the clocks CK_1 to CK_N outputted from the oscillation circuit 4, synchronizes the clock CKn (n is an integer being ≥1 and ≤N) with a serial data signal S_n and transmits the clock CKn synchronized with the serial data signal Sn to a receiver 3 through a high-speed serial transmission line Ln.例文帳に追加

送信部５は、発振回路４から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、このクロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて高速シリアル伝送線路Ｌ_ｎを介して受信機３に送信する。 - 特許庁

To provide a clock and data recovery circuit which follows a frequency and a phase variation of serial data and has an excellent jitter strength characteristic in a clock and data recovery circuit.例文帳に追加

クロックアンドデータリカバリ回路において、シリアルデータの周波数および位相変動に追従し、良好なジッタ耐力特性となるクロックアンドデータリカバリ回路の提供。 - 特許庁

The shift register 16 shifts the data thus set according to a clock of 7200 Hz from a shift register drive clock generating section 18 and outputs the shifted data in serial.例文帳に追加

シフトレジスタ１６は、セットされたデータをシフトレジスタ駆動クロック発生部１８からの７２００Ｈｚのクロックに従ってシフトし、シリアル出力する。 - 特許庁

The combination unit combines outputs of the image data output circuit and the clock output circuit and generates a serial data stream including the image data signal and the clock signal.例文帳に追加

合成部は、画像データ出力回路とクロック出力回路の出力を合成して画像データ信号とクロック信号とを含むシリアルデータ列を生成する。 - 特許庁

A free-running oscillator 22 is used as a sampling clock for equivalent time sampling of a sine wave, derived from an input serial digital signal and a subdivided recovered clock.例文帳に追加

自走発振器２２をサンプリング・クロックとして、入力シリアル・デジタル信号及び分周再生クロックから導いた正弦波を等価時間サンプリングする。 - 特許庁

An over-sampling circuit 20 uses a reference clock signal CLK from a clock generating circuit 10 to apply 4-times over-sampling to inputted serial data.例文帳に追加

オーバサンプリング回路２０は、クロック生成回路１０からの基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対して４倍のオーバサンプリングを行う。 - 特許庁

In addition, the pressure transducer is provided with a serial data/ address signal line 14 and a serial clock signal line 15 to transfer the correction data of read-only memory, and an address signal and data signal of the memory are serially transferred in synchronization with a clock signal.例文帳に追加

また、読出し専用メモリの補正データを転送するシリアルデータ／アドレス信号線１４とシリアルクロック信号線１５を備え、メモリのアドレス信号及びデータ信号をクロック信号に同期させて直列に転送する。 - 特許庁

A parallel-serial conversion unit 22 of a transmitting circuit 20 multiplexes n signals synchronizing with a transmission clock which is a high speed of n times (n is two or more integer) or more than a synchronization clock CK_SYNC, and converts to a serial form.例文帳に追加

送信回路２０のパラレルシリアル変換部２２は、同期クロックＣＫ＿ＳＹＮＣよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する。 - 特許庁

A 1st bit of the serial data is outputted to an output 'Q' of a flip-flop 24 and a 2nd bit of the serial data is outputted to an output 'Q' of the flip-flop 24 in clock timing of the dynamic clock S21 received by the flip-flop 24.例文帳に追加

フリップフロップ２４に入力される動作クロックＳ２１のクロックタイミングでフリップフロップ２４の出力「Ｑ」にシリアルデータの１ビット目、フリップフロップ２４の出力「Ｑ」にシリアルデータの２ビット目が出力される。 - 特許庁

The basic clock supply part 304 outputs the clock of a standard frequency or a frequency higher than that as the basic clock CLK corresponding to clock changeover control signals inputted through a serial interface circuit 305.例文帳に追加

基本クロック供給部３０４は、シリアルインターフェース回路３０５を通じて入力されるクロック切り換え制御信号に応じて標準周波数またはそれよりも高周波数のクロックを基本クロックＣＬＫとして出力する。 - 特許庁

The parallel/serial conversion circuit comprises: a data conversion circuit 51 to which RGB parallel data and a dot clock are input and which converts the RGB parallel data into RGB serial data on the basis of a multiplying clock; and a PLL circuit which outputs the multiplying clock and stops outputting the multiplying clock in response to a standby signal.例文帳に追加

本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。 - 特許庁

To obtain a serial data receiving circuit reducing data transfer frequency with a microcomputer by the reception of serial data with the arbitrayy number of bits and the multiplexing of the serial data according to the setting of a reception clock generating circuit.例文帳に追加

受信クロックの発生回路の設定で任意のビット数のシリアルデータの受信と、シリアルデータの多重化により、マイクロコンピュータとのデータ転送頻度を削減する事ができるシリアルデータ受信回路を提供する。 - 特許庁

To provide a clock adjusting apparatus and a clock adjusting method of a high-speed serial bus which determines the best clocking point during an operation without stopping the operation and also obtains a clock margin.例文帳に追加

動作中における最良のクロックポイントを動作を停止させずに決めることができ、しかもクロックマージンを把握可能な高速シリアルバスのクロック調整装置およびクロック調整方法を提供する。 - 特許庁

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal.例文帳に追加

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。 - 特許庁

In the parallel/serial conversion circuit 5, the parallel data with bits of a predetermined number (n) synchronized with a first clock signal CLK1 and the parallel data with the arbitrary number of bits selected from (m) bits are input to a parallel/serial conversion section 25, and the serial data DOUT of n+m bits are output synchronously with a second clock.例文帳に追加

パラレル／シリアル変換回路５は、第１のクロック信号CLK1に同期する、所定数ｎビットのパラレルデータ及びｍビットから選択される任意のビット数のパラレルデータをパラレル／シリアル変換部２５に入力し、第２のクロックに同期させてｎ＋ｍビットのシリアルデータDOUTを出力する。 - 特許庁

To synchronize serial communication without increasing the number of signal lines except a clock signal line and a data signal line.例文帳に追加

クロック信号線及びデータ信号線以外に信号線を増やすことなく、シリアル通信の同期を可能とする。 - 特許庁

A second frequency divider 24 divides a clock signal CLK_IN corresponding to the received serial data at the frequency division rate N.例文帳に追加

第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。 - 特許庁

The serial data receiving circuit captures data through ×1 sampling by using the selected sampling clock for a non-blanking period.例文帳に追加

非ブランキング期間では、この選択した１つのサンプリングクロックを用いた×１サンプリングによってデータを取り込む。 - 特許庁

Only a pad 11A for clock signal and a pad 11B for input data are connected to a serial register 9 of this semiconductor memory.例文帳に追加

シリアルレジスタ９には、クロック信号用パッド１１Ａと入力データ用パッド１１Ｂのみが接続される。 - 特許庁

Consequently, the serial data transmission to the master device can be performed without being synchronized with a clock signal CLK.例文帳に追加

これにより、クロック信号ＣＬＫとの同期を取らなくても、マスター装置へのシリアルデータ送信が可能となる。 - 特許庁

A receiving side LSI 5 uses received clock so as to transmitted serial data to a receiving side flip-flop 6.例文帳に追加

受信側ＬＳＩ５では、受信したクロックを用い、伝送されたシリアルデータを受信側フリップフロップ６に取り込む。 - 特許庁

To attain synchronization of serial communication without increasing a signal line in addition to a clock signal line and a data signal line.例文帳に追加

クロック信号線及びデータ信号線以外に信号線を増やすことなく、シリアル通信の同期を可能とする。 - 特許庁

A data demodulation part 34 sequentially reads the serial data 24 by bit in synchronization with the demodulation clock signal 36.例文帳に追加

データ復調部３４は、復調用クロック信号３６に同期してシリアルデータ２４を１ビットずつ順次読込む。 - 特許庁