「Serial Clock」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The gigabit Ethernet signals 3a, 4a are fed to optical transceivers 11, 12, serial parallel circuits 13, 14, and elastic smoothers 15, 16, where the clock speed is adjusted.例文帳に追加

ギガビットイーサネット信号３ａ、４ａが光トランシーバ１１、１２、直並列回路１３、１４およびエラスティックスムーサー１５、１６に送られて、クロック速度の調整が行われる。 - 特許庁

To perform accurate high-speed data transfer by recovering a clock signal from a serial data stream, regardless of a PVT variation and a layout variation, even at an extremely high frequency.例文帳に追加

クロック周波数が高くてもクロック復元回路(データ同期回路)を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。 - 特許庁

A serial signal transmitter 100 receives a transmission clock signal 102 and transmission data 103 that are binary signals and generates a transfer signal 104 that is a ternary signal.例文帳に追加

シリアル送信装置１００は、二値信号である送信クロック１０２と送信データ１０３とを入力して三値信号である転送信号１０４を生成する。 - 特許庁

The clock data recovery circuit 22 fetches the serial transmission data SO with one of the clocks from a PLL circuit 21 for reception and generates parallel data Recovered Data using a deserializer 23.例文帳に追加

クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。 - 特許庁

For level 2, the parallel data bus 11 is controlled to use a system and data transfer is performed with doubled clock frequency of usual operation by a parallel/serial mixed transfer method.例文帳に追加

レベル２のときは、パラレルデータバス１１を１系統使用するように制御し、クロック周波数を通常の２倍にしてパラレル・シリアル混合転送方式でデータ転送を行う。 - 特許庁

The module manager receives a serial input data stream 66 and a corresponding input clock signal 70 from a print controller 20 arranged outside of the ink-jet print head assembly.例文帳に追加

モジュールマネージャは、インクジェットプリントヘッドアセンブリの外部に配置されたプリンタコントローラ（２０）からシリアル入力データストリーム（６６）及び対応する入力クロック信号（７０）を受け取る。 - 特許庁

The charge sharing circuit shares and stores charges between a first capacitor and a second capacitor according to a charging voltage, a ground voltage, a first clock signal and serial data signals.例文帳に追加

電荷共有回路は、充電電圧、接地電圧、第一クロック信号、及び、シリアルデータ信号に従って、第一キャパシタと第二キャパシタで、電荷を共有、保存する。 - 特許庁

To reduce a chip area, and to simplify circuit layout in a semiconductor integrated circuit device for operating arithmetic processing by inputting a serial clock and data from the outside.例文帳に追加

外部からシリアルクロックおよびデータを入力して演算処理する半導体集積回路装置において、チップ面積の低減し、回路レイアウトを容易にすることを目的とする。 - 特許庁

In the information processor 10, during data transmission (transfer) from a controller 31 to the control panel 21, a clock signal of high frequency is supplied into a serial interface circuit 25 inside the control panel 21, whereas during the data transmission from the operation panel 21 to the controller 31, a clock signal of low frequency is supplied into the serial interface circuit 25.例文帳に追加

情報処理装置１０を、コントローラ３１から操作パネル２１へのデータ送信（転送）時には、操作パネル２１内のシリアルインタフェース回路２５に高周波数のクロック信号が供給され、操作パネル２１からコントローラ３１へのデータ送信時には、シリアルインタフェース回路２５に低周波数のクロック信号が供給される装置として構成しておく。 - 特許庁

To provide a serial communication apparatus including an interface circuit having a transmitter-receiver circuit that communicates with an internal circuit using a predetermined synchronous clock and a PLL circuit that generates the synchronous clock based on a reference clock to be input, thus preventing erroneous operations of the interface circuit and the internal circuit.例文帳に追加

内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する - 特許庁

An output is provided with a data output control circuit 25 which converts the divided display data D into serial data and outputs them to a next source drivers S in synchronism with a clock signal for synchronization out of phase with the clock signal SCKA for transfer.例文帳に追加

出力部に、転送用クロック信号ＳＣＫＡと位相の異なる同期用クロック信号ＳＣＫＢで同期を取って、分割された表示データＤをシリアルデータに変換して次のソースドライバＳに出力するデータ出力コントロール回路２５を設ける。 - 特許庁

A data sampling part 130 samples the high-speed serial signal received by a receiver 110 on the basis of a sampling clock generated by a sampling clock generation part 120, and a characteristic detection part 140 detects the characteristic of the receiver 110 on the basis of the obtained data.例文帳に追加

レシーバ１１０が受信した高速シリアル信号を、データサンプリング部１３０が、サンプリングクロック生成部１２０の生成するサンプリングクロックに基づいてサンプリングし、得られたデータに基づいて、特性検出部１４０がレシーバ１１０の特性を検出する。 - 特許庁

To provide a communication system capable of reproducing a clock suitable for data reproduction correctly following up the phase of a serial data signal even if a clock and data have large and fast relative jitters, a receiving apparatus, and a receiving method.例文帳に追加

クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム、受信装置、および受信方法を提供する。 - 特許庁

This serial bus system including a data bus connecting a master device and a slave device together and a shared clock system constructed for feeding a shared clock signal to the master device and the slave device is used for data communication between the devices according to a master-slave protocol.例文帳に追加

マスタ装置とスレーブ装置を接続するデータバスと、共有クロック信号をマスタ装置及びスレーブ装置に供給するように構成された共有クロックシステムとを含む、装置間でマスタースレーブプロトコルに従ってデータ通信するためのシリアルバスシステム。 - 特許庁

A start bit determining section 12 determines a time of a start bit of a first character of a serial input signal SIN, and a communication rate selecting section 13 and a reception clock generating section 14 generate a reception clock signal RCK in accordance with the determination results.例文帳に追加

開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。 - 特許庁

To provide a data receiving device, a data transfer controlling device, and a data transfer system for receiving serial data, which is transferred from a master with a high-speed clock, with a relatively low-speed clock; thereby allowing the devices having low power consumption to be configured at a low cost.例文帳に追加

マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供する。 - 特許庁

The clock output circuit inputs serial data signals and a second control signal for output control and selectively outputs an output level of the clock signal at a level higher than an output level of the image data signal in accordance with the second control signal.例文帳に追加

クロック出力回路は、シリアルデータ信号及び出力制御用の第２制御信号が入力され、第２制御信号によってクロック用信号の出力レベルを画像データ信号の出力レベルより大きいレベルで選択的に出力する。 - 特許庁

And data is converted to serial data by parallel-serial conversion circuits P-Se and P-So and successively outputted synchronizing with rise and fall of a basic clock CLK by a multiplexer MUX, and applied to a NMOS transistor NTR of an open drain output circuit.例文帳に追加

そして、パラレル−シリアル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏでシリアルデータに変換してマルチプレクサＭＵＸで基本クロックＣＬＫの立上りと立下りに同期して順次出力し、オープンドレイン出力回路のＮＭＯＳトランジスタＮＴＲに印加する。 - 特許庁

A synchronization code that synchronizes with a horizontal synchronization signal is added to a pixel signal input to each of a plurality of parallel-serial converters 109, 110 that are provided so as to correspond to each of the plurality of pixel signals and a parallel pixel signal is converted into a serial pixel signal by these plurality of parallel-serial converters in synchronization with a first clock signal.例文帳に追加

複数の画素信号のそれぞれに対応して設けられた複数のパラレルシリアル変換器１０９，１１０のそれぞれに入力される画素信号に、水平同期信号に同期した同期コードを付加し、これら複数のパラレルシリアル変換器により、第１のクロック信号に同期してパラレルの画素信号をシリアルの画素信号に変換する。 - 特許庁

An advance/delay discriminator 26 compares the acquired parallel data with the advance/delay reference, to discriminate between the advance and delay of a reference timing of a synchronous clock at the apparatus side, relative to the serial data.例文帳に追加

進み／遅れ判別部２６は、取得したパラレルデータと進み／遅れ基準とを比較して、シリアルデータに対する装置側の同期クロックの基準タイミングの進み／遅れを判別する。 - 特許庁

The shift register 21 sends the serial data inputted and shifted according to clock pulses to extension ports 27-1 to 27-n from an output latch 22 and outputs the data.例文帳に追加

シフトレジスタ２１において、クロックパルスにもとづき入力・シフトされたシリアルデータが、ラッチ信号にもとづき出力ラッチ２２から拡張ポート２７−１〜２７−ｎへ送られ出力される。 - 特許庁

A P/S converting part 10 converts the multiplexed data signal Do1 into a 270 Mb/s serial data signal Do2 in accordance with a 270 MHz timing clock CL7 generated by a multiplying part 9.例文帳に追加

Ｐ／Ｓ変換部１０は、逓倍部９により生成された２７０ＭＨｚのタイミングクロックＣＬ７に応じて多重データ信号Ｄｏ１を２７０Ｍｂ／ｓのシリアルデータ信号Ｄｏ２に変換する。 - 特許庁

To provide a circuit that prevents capturing errors of received data and that is suitable for the large-scale integration (LSI), regarding a clock data recovery circuit used for high-speed serial communication, such as, the USB 2.0 Standard.例文帳に追加

ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。 - 特許庁

When mask signal generating parts SG11 to SG14 generate mask signals in synchronous with the cycle clock, the serial patterns including the information showing the expected value X can be generated in real time.例文帳に追加

ここで、マスク信号発生部ＳＧ１１〜ＳＧ１４がサイクルクロックに同期してマスク信号を発生すると、期待値「Ｘ」を示す情報を含むシリアルパターンをリアルタイムで生成することができる。 - 特許庁

First and second channels 20 and 22 include clock phase shift circuits 26 and 28 and signal generation blocks 10 and 12 having memories, parallel/serial conversion circuits and DACs.例文帳に追加

第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。 - 特許庁

The D flip-flop inputs the output of the final-stage selector and outputs it synchronously with a serial transfer clock signal.例文帳に追加

テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択し、Ｄフリップフロップは、終段セレクタの出力をデータ入力し、シリアル転送クロック信号に同期して出力する。 - 特許庁

A clock data recovery (CDR) circuit 40 comprises a phase detector 1, a serial/parallel converter 2, a digital filter 3, a phase controller 4, a phase interpolator 5, an integrator 6, a multiplexer 7, and a multiplexer 8.例文帳に追加

ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。 - 特許庁

To enable a transmitting side to change frequencies of a printing clock even in the case of using serial transfer when transferring image data between components of a color image forming apparatus.例文帳に追加

カラー画像形成装置の構成要素間での画像データの転送にシリアル転送を利用する場合であっても、送信側で印字クロックの周波数を変更することができるようにする。 - 特許庁

To perform write operation at high speed in a semiconductor integrated circuit for fetching serial data synchronously with a clock signal and writing these data in a memory cell as parallel data.例文帳に追加

本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、書き込み動作を高速に行うことを目的とする。 - 特許庁

The noncontact tag 1 comprises an antenna coil 11, a power supply circuit 12, a clock generation circuit 13, a data setting circuit 14, a parallel-serial conversion circuit 15, and a load modulation circuit 16.例文帳に追加

非接触タグ１は、アンテナコイル１１と、電源回路１２と、クロック生成回路１３と、データ設定回路１４と、パラレル・シリアル変換回路１５と、負荷変調回路１６と、を備えている。 - 特許庁

The parallel pattern 18 output from the memory 13 is input into a shift register 15, and the pattern input to the shift register 15 is allowed to be output from the shift register 15 as a serial pattern 15 by a clock signal 20 output from a clock generating circuit 14.例文帳に追加

メモリ１３から出力されたパラレルパターン１８はシフトレジスタ１５に入力され、シフトレジスタ１５に入力されたパターンはクロック発生回路１４から出力されたクロック信号２０によりシリアルパターン１９としてシフトレジスタ１５から出力することができる。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

When it is decided that the data transfer mode is a low-speed second transfer mode, the clock generation part 38 omits the reduction control of the frequency of the operation clock of the serial data processing part 32, and performs the reduction control of the frequency of at least a part of the operation clocks of the parallel data processing part 34.例文帳に追加

データ転送モードが低速な第２の転送モードであると判断されたとき、シリアルデータ処理部３２の動作クロックの周波数の低減制御を省略し、パラレルデータ処理部３４の少なくとも一部の動作クロックの周波数の低減制御を行う。 - 特許庁

This display device has a serial-parallel conversion part which converts the digital serial data inputted through a connector for digital data transmission into parallel data and measures the horizontal frequency and vertical frequency of the input video signal and pixel clock to decide the signal by a decision part according to the measurement result.例文帳に追加

デジタルデータ伝送用コネクタを通して入力されたデジタルシリアルデータをシリアルパラレル変換するシリアルパラレル変換部を有し、入力映像信号の水平周波数と垂直周波数と画素クロックを測定し、その測定結果に基づき判断部にて信号判別を行う。 - 特許庁

To surely perform parallel-serial conversion on a high-speed data signal while suppressing timing deviation between a data signal and a clock signal input to a data converter after a second stage even when variation or the like of a power supply voltage occurs in a parallel-serial conversion circuit of multistage configuration.例文帳に追加

多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行する。 - 特許庁

To provide a serial data transfer method allowing various control without any addition of a signal line or a control signal for serial data transfer using three signal lines for transferring a data signal, a clock signal, and a strobe signal, for example, and to provide an electronic apparatus and a recording medium.例文帳に追加

例えば、データ信号とクロック信号とストローブ信号転送用の３本の信号線を用いたシリアルデータ転送に、信号線や制御信号の追加をすることなく、種々の制御を可能にするシリアルデータ転送方法、電子機器、及び記録装置を提供することである。 - 特許庁

A driver 5 and a receiver 10 respectively supply serial data having a regular bit pattern such as a clock, which includes 1's and 2's alternately with each other during an adjustment period and supply a data signal (IDATA) on the basis of serial data having an arbitrary bit pattern during a transfer period following the adjustment period.例文帳に追加

ドライバ５及びレシーバ１０は、調整期間にはクロックのような１と０とが交互に繰り返し出現する規則的なビットパターンを有するシリアルデータに、その後の伝送期間には任意のビットパターンを有するシリアルデータにそれぞれ基づくデータ信号（ＩＤＡＴＡ）を供給する。 - 特許庁

When serial data to be transmitted are configured, such that in transmission/reception of the serial data, a plurality of bits of 0 or 1 are in succession, like "00..." or "11...", the duty ratio of a synchronizing clock 121 that a transmission side 100 outputs is varied according to the number of successive bits.例文帳に追加

シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。 - 特許庁

The multi-valued signal output circuit 107 multiplexes the serial display data signal outputted from the format conversion circuit 104 and the shift clock signal outputted from the driving signal generation circuit 105, to generate a multi-valued signal containing three kinds of theoretical values, and each data driver 111 restores the shift clock signal and the serial display signal from this multi-valued signal.例文帳に追加

多値信号出力回路１０７は、フォーマット変換回路１０４から出力されるシリアル表示データ信号及び駆動信号発生回路１０５から出力されるシフトクロック信号を多重化して３種類の論理値を持つ多値信号を生成し、各データドライバ回路１１１はこの多値信号からシフトクロック信号及びシリアル表示データ信号を復元する。 - 特許庁

This semiconductor integrated circuit 1 includes an oscillation circuit 5 for generating a plurality of clocks of mutually different phases, selects one clock FCLK_P used for transmission of a transmission signal IQ Serial from the plurality of clocks FCLK_P[n-1:0], and transmits the transmission signal IQ Serial by using the selected one clock FCLK_P.例文帳に追加

本発明に係る半導体集積回路１は、位相が互いに異なる複数のクロックを生成する発振回路５を備え、複数のクロックＦＣＬＫ＿Ｐ［ｎ−１：０］より伝送信号ＩＱ Ｓｅｒｉａｌの送信に使用する一のクロックＦＣＬＫ＿Ｐを選択し、選択した一のクロックＦＣＬＫ＿Ｐを用いて伝送信号ＩＱ Ｓｅｒｉａｌを送信することを特徴とする。 - 特許庁

The circuit is provided with a serial/parallel converting circuit 19 which is used to convert serial data inputted with clock signals into parallel data, a memory 21 which stores the parallel data converted by the circuit 19 and a writing pulse generating circuit 30 which generates writing pulses, that are used to set a writing time in the memory, by counting the clock signals.例文帳に追加

この半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１９と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリ２１と、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路３０とを具備する。 - 特許庁

This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.例文帳に追加

本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁

A feedback controller 107 composing a clock and data recovery circuit monitors a following rate of an extraction clock for a frequency and a phase variation of serial data, and performs a feedback control to an integrator 102 momently and adaptively, thereby increasing the following rate of the extraction clock and realizing an improvement of a jitter strength characteristic.例文帳に追加

クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。 - 特許庁

To accelerate an operation from the time when a clock signal becomes an H level until an output signal is outputted from an output terminal by reducing the number of serial connection stages of MIS transistors each of n type for receiving a clock input signal and a data input signal in a flip-flop circuit for capturing data during a period of a shorter pulse width in comparison with a clock period.例文帳に追加

クロック周期に比べ短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、クロック入力信号及びデータ入力信号を受ける各ｎ型ＭＩＳトランジスタの直列接続段数を少なくして、クロック信号がＨレベルになってから出力端子から出力信号が出力されるまでの動作の高速化を図る。 - 特許庁

A receiver 2 of the clock abnormality detection system periodically reads in a signal received from a transmitter 1 by serial communication (start-stop synchronization), and when the bit value read in immediately after a delimiter of each bit differs from that read in immediately before the next delimiter, a clock abnormality detector 23 determines it as clock abnormality, and outputs a warning.例文帳に追加

クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 - 特許庁