「Serial Clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A shift register 1 inputs a serial signal DT in order according to a clock signal CLK and converts the inputted serial signal DT to a parallel signal Data.例文帳に追加

シフトレジスタ１は、クロック信号ＣＬＫに基づいてシリアル信号ＤＴを順次取り込み、取り込んだシリアル信号ＤＴをパラレル信号Ｄａｔａに変換する。 - 特許庁

To count a time width being a data length of serial data, by a clock signal to easily detect normality/abnormality of the serial data by this time width.例文帳に追加

本発明は、シリアルデータのデータ長である時間幅をクロック信号でカウントし、この時間幅によってシリアルデータの正常／異常を簡単に検出することを目的とする。 - 特許庁

The physical quantity detecting device operates a clock signal and a data signal of the serial communication by a background job, sets a serial communication start flag indicating a start of the serial communication by an on-time task, checks the serial communication start flag by the background job, and does not reject an interrupt handling of a timer task even during the execution of the serial communication.例文帳に追加

シリアル通信のクロック信号及びデータ信号をバックグランドジョブで操作し、シリアル通信開始を示すシリアル通信開始フラグを定時タスクでセットし、シリアル通信開始フラグの検査をバックグランドジョブで行いタイマタスクの割込み処理をシリアル通信実行中でも拒否しないことを特徴とする。 - 特許庁

A test controller 13 outputs pseudo-random data to a PLL circuit 12 for transmission, which generates a clock including random jitters, and a serializer 11 converts parallel transmission data Transmit Data into serial transmission data SO, by using the clock, and inputs the serial transmission data to a clock data recovery circuit 22 via a serial loop-back circuit 30 and a multiplexer 24.例文帳に追加

テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。 - 特許庁

A strobe signal on serial communication is supplied to a clock input terminal of a clock monitoring means (such as a watchdog timer), so that the strobe signal can have two functions as a strobe signal for serial communication and a clock for watchdog timer control to reduce the number of signal lines.例文帳に追加

シリアル通信上のストローブ信号をクロック監視手段（ウオッチドッグタイマなど）のクロック入力端子に供給することにより、ストローブ信号にシリアル通信用のストローブ信号とウオッチドッグタイマ制御用のクロックの２つの機能持たせることができ信号線数の削減が可能となる。 - 特許庁

The serial clock output terminal 27 of the microcomputer 2, the serial data transmitting terminal 28 and the serial data receiving terminal 29 are connected to the clock input terminal 14 of the serial EEPROM 1, the data input terminal 12 and the data output terminal 11 respectively, and one output port 30 of the microcomputer 2 is also connected to the chip select terminal 13 of the EEPROM 1.例文帳に追加

マイコン２のシリアルクロック出力端子２７、シリアルデータ送信端子２８およびシリアルデータ受信端子２９を、それぞれ、シリアルＥＥＰＲＯＭ１のクロック入力端子１４、データ入力端子１２およびデータ出力端子１１に接続するとともに、マイコン２の１つの出力ポート３０をシリアルＥＥＰＲＯＭ１のチップセレクト端子１３に接続する。 - 特許庁

The serial sound interfaces 1a, 1b are provided each with an SCK terminal to/from which a first clock is input/output, and a WS terminal to/from which a second clock is input/output, wherein the period of the second clock is different from that of the first clock.例文帳に追加

また、シリアルサウンドインターフェイス１ａ，１ｂは、第一のクロックが入力または出力されるＳＣＫ端子と、第一のクロックの周期と異なる周期を有する第二のクロックが入力または出力されるＷＳ端子とを、備えている。 - 特許庁

A parallel-to-serial conversion circuit 37 to the output circuit 28A_1 converts image data PD into serial image data SD in 2-bit width synchronously with a clock BCLK (frequency: 54 MHz) from a bit clock generating circuit 35 and provides an output.例文帳に追加

出力回路２８Ａ_1では、並直列変換回路３７は、ビット・クロック生成回路３５からのクロックＢＣＬＫ（周波数：５４ＭＨｚ）と同期して画像データＰＤを２ビット幅の画像データＳＤに直列に変換して出力する。 - 特許庁

If a serial data transmission speed is lower than prescribed, a first select means 14 outputs a video clock multiplied by a clock multiplier circuit 13 to a serial data transmission means 15 by a selection signal of a selection means 11.例文帳に追加

シリアルデータ伝送速度が所定の速度より低い場合、第１のセレクト手段１４は、選択手段１１の選択信号によって、クロック逓倍手段１３によって逓倍された映像クロックをシリアルデータ伝送手段１５に出力する。 - 特許庁

The first clock (C1) is output in response to a timing when the final data of the serial data (SDI) is supplied to the shift register (2) from the serial line, and the second clock (C2) is output at a timing when the data excluding the final data is decided.例文帳に追加

シリアルデータ（ＳＤＩ）の最終データがシリアル回線からシフトレジスタ（２）に供給されるタイミングに応答して第１クロック（Ｃ１）を出力し、最終データを除くデータ部分が確定したタイミングで第２クロック（Ｃ２）を出力する。 - 特許庁

After the energy conservation mode is set by a serial data output signal SOD, the supply of a clock SCK is stopped, and when releasing the energy conservation mode, after the supply of the clock SCK is started, the energy conservation mode is released by serial data.例文帳に追加

シリアルデータ出力信号ＳＯＤで省エネルギーモードをセットした後でクロックＳＣＫの供給を停止すると共に、省エネルギーモードの解除では、クロックＳＣＫの供給を開始した後にシリアルデータで省エネルギーモードを解除する。 - 特許庁

The transmitter performs spectrum diffusion by changing a the clock signal within a predetermined frequency band, and the serial data signal is transmitted synchronously with the changed clock signal.例文帳に追加

送信器は、所定の周波数帯域でクロック信号を変動させることでスペクトラム拡散を行い、シリアルデータ信号の転送は、変動されたクロック信号に同期して行う。 - 特許庁

The receiving circuit detects a clock for sampling the received serial data at an optimum position and outputs the data from the register circuit for latching the data sampled by the clock.例文帳に追加

複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持するレジスタ回路からのデータを出力させる。 - 特許庁

The module manager provides N pieces of the print heads with the N pieces of serial output data streams and N pieces of corresponding output clock signals 76 based on the input clock signal.例文帳に追加

モジュールマネージャは、Ｎ個のシリアル出力データストリームと、入力クロック信号に基づくＮ個の対応する出力クロック信号（７６）をＮ個のプリントヘッドに提供する。 - 特許庁

That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS.例文帳に追加

即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。 - 特許庁

A serial data generation section 33 generates serial data OutA, OutB by performing serial conversion on the first and second expanded parallel data received via a selector 32 with a clock Clk of a PLL circuit 2 as a reference, further generates serial data OutC delayed from one data item for a single-unit term, and generates serial data OutS for an output by mixing the generated three serial data items.例文帳に追加

シリアルデータ生成部３３は，ＰＬＬ回路２のクロックＣｌｋを基準に，セレクタ部３２を介して受信した第１および第２の伸張パラレルデータをシリアル変換してシリアルデータＯｕｔＡ，ＯｕｔＢを生成し，さらに一方のデータから１単位周期遅延させたシリアルデータＯｕｔＣを生成し，生成した３つのシリアルデータをミキシングして出力用のシリアルデータＯｕｔＳを生成する。 - 特許庁

To provide an electronic apparatus for serial communication which prevents clock frequencies of respective sources from becoming noise of other sources.例文帳に追加

各ソースのクロック周波数が他のソースのノイズとなることを防止するシリアル通信を行う電子機器を提供する。 - 特許庁

The device has a burst mode in which data of a plurality of bits is read out in serial in a fixed order synchronizing with both edges of a clock.例文帳に追加

複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。 - 特許庁

To provide a serial input/output memory which can perform normal read-out operation even if the frequency of an external input clock is made high.例文帳に追加

外部入力クロックの周波数を高めても、正常な読み出し動作可能なシリアル入出力メモリの提供。 - 特許庁

CLOCK-FORMING CIRCUIT PROVIDED WITH FREQUENCY DIVIDING CIRCUIT, SERIES/PARALLEL CONVERSION CIRCUIT USING THE SAME AND SERIAL DATA TRANSMISSION/RECEPTION CIRCUIT例文帳に追加

分周回路を備えたクロック形成回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路 - 特許庁

The serial stream is supplied to a clock recovery stage 20, an AM(amplitude modulation) removal stage 40 or an A/D converter 50.例文帳に追加

このシリアル・ストリームを、クロック回復段２０、又は、ＡＭ除去段４０、又はＡ／Ｄ変換器５０に供給する。 - 特許庁

The clock synchronization part 10 generates a plurality of data having different phases by gradually delaying input serial data.例文帳に追加

クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。 - 特許庁

Binary image data D2 are inputted as a serial signal synchronized with a pixel clock and are converted into sexadecimal data D16.例文帳に追加

２値の画像データＤ_２を画素クロックに同期したシリアル信号として入力し、１６値データＤ_１６に変換する。 - 特許庁

The circuit 20 generates an enable signal sinenb for supplying the serial data sin by synchronizing a strobe signal stb using the clock clk.例文帳に追加

回路２０は、クロックclkによりストローブ信号stbを同期化して、シリアルデータsinをサンプリングするためのイネーブル信号sinenbを生成する。 - 特許庁

The 1st microcomputer 10 continuously transmits a serial communication clock SCLK to the 2nd microcomputer 20 at a prescribed frequency.例文帳に追加

第２のマイコン２０には、第１のマイコン１０から一定周期でシリアル通信クロック（ＳＣＬＫ）が連続送信される。 - 特許庁

An LCD controller 101 transfers data DATA of respective colors of RGB display data in serial and transfers a clock having a 1/2 frequency of a clock by which the display data is sent, as a driving clock LCLK.例文帳に追加

ＬＣＤコントローラ１０１は、ＲＧＢ表示データの各色のデータＤＡＴＡをシリアル転送し、また、表示データを送出したクロックの１／２の周波数のクロックを駆動クロックＬＣＬＫとして転送する。 - 特許庁

To use a PLL output clock for a system clock in a digital audio system by using a frame synchronizing signal generated resulting from extracting a header part in a serial data input for a reference signal so as to generate the PLL output clock with less jitter.例文帳に追加

デジタルオーディオシステムにおいて、シリアルデータ入力中のヘッダ部分を抽出して生成したフレーム同期信号を参照信号としてジッタの少ないＰＬＬ出力クロックを生成し、システムクロックとして使用する。 - 特許庁

The backlight control circuit 100a includes: a frequency dividing circuit 101 which divides a serial transfer clock signal clok to generate a first clock signal clk1 that is the base for a decoding signal ld; and a frequency dividing circuit 103 which divides the serial transfer clock signal clok to generate a second clock signal clk2 that is the base for a PWM pulse signal.例文帳に追加

バックライト制御回路１００ａは、シリアル転送クロック信号ｃｌｏｋを分周してデコード信号ｌｄの基となる第１のクロック信号ｃｌｋ１を生成する分周回路１０１と、シリアル転送クロック信号ｃｌｏｋを分周してＰＷＭパルス信号の基となる第２のクロック信号ｃｌｋ２を生成する分周回路１０３と、を設けた。 - 特許庁

The digital receiver receivers a high speed clock fh synchrously with a sampling clock used to apply A/D conversion to an IF signal and a symbol synchronizing signal fa obtained from a DSP and generates a bit synchronization clock fb synchronously with the symbol synchronizing signal fs and a sampling clock fs for serial A/D conversion.例文帳に追加

ＩＦ信号をＡ／Ｄ変換させるサンプリングクロックに同期した高速クロックfhとＤＳＰから得られるシンボル同期信号faを取り込んで、そのシンボル同期信号faに同期したビット同期クロックfbとシリアルＡ／Ｄ変換用のサンプリングクロックfsを生成する。 - 特許庁

This device is provided with a serial output circuit for outputting a bit clock generated from a fixed clock, a channel clock for dividing data by identifying a left channel/a right channel, and varying an output rate by changing the number of bit clocks in the channel clock.例文帳に追加

固定クロックから生成されるビットクロックと、左チャンネル／右チャンネルを識別してデータを区切るチャンネルクロックと、シリアルデータを出力し、チャンネルクロック内のビットクロックの数を変えることによって出力レートを可変するシリアル出力回路を有するように構成した。 - 特許庁

A serial-parallel conversion device SP_i converts the data signal D_IN in the serial format into an intermediate data signal D_INTi in a parallel format using the corresponding clock signal CLK_i.例文帳に追加

シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。 - 特許庁

To provide an interface circuit for a serial bus that can select a serial data signal at a different data rate and transmit the signal without changing a delay time without the need for selecting other frequency for a clock signal.例文帳に追加

クロック信号の周波数を切り替えることなく、異なるデータレートのシリアルデータ信号を遅延時間を変えずに切り替えて送信することができるシリアルバスのインタフェース回路を得る。 - 特許庁

To provide a synchronous serial communication abnormality checking method for enhancing reliability in serial communication to be performed by clock synchronization by determining an abnormality which is not detected by parity check.例文帳に追加

パリティチェックでは検出できない異常を判断して、クロック同期で行うシリアル通信の確実性を向上させる同期シリアル通信の異常チェック方法を提供すること。 - 特許庁

One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加

６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁

A clock generating means of the downstream microphone 11 generates a clock signal for signal transmission on the basis of the received serial signal, and a transmission means transmits the serial signal comprising only the data part wherein the synchronization part is used for the data part to the uplink signal line 22.例文帳に追加

下流のマイク１１のクロック生成手段は、受信されたシリアル信号に基づいて信号伝送用のクロックを生成し、送信手段は、上流のマイク１０に対して同期部もデータ部にしたデータ部のみのシリアル信号を送信する。 - 特許庁

ADC wherein clock speed is equivalent to a transmission rate of a serial bus which is a measuring object is prepared, and a signal-to-noise ratio of the ADC is measured, and a signal-to-noise ratio when the serial bus is used as the clock of the ADC is measured, and jitter of the serial bus is calculated from a difference between signal-to-noise ratios.例文帳に追加

クロックスピードが、測定対象であるシリアルバスの伝送レートと同等のＡＤＣを準備し、前記ＡＤＣの信号対ノイズ比の測定を行い、前記シリアルバスを前記ＡＤＣのクロックとした場合の信号対ノイズ比の測定を行い、前記各信号対ノイズ比の差分から前記シリアルバスのジッタを算出する。 - 特許庁

When the serial data for the differential signal line and the clock mapping are changed, the connection switching circuit 20 switches the connection of the signal lines for replacing the clock by the serial data, and the mapping changing circuit 110 changes the mapping of the data channel for the parallel data outputted from the serial/parallel conversion circuit 40.例文帳に追加

差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、接続切り替え回路２０が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、マッピング変更回路１１０が、シリアル／パラレル変換回路４０から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行う。 - 特許庁

If detecting the start of the transmission of the serial data 24 on the basis of the strobe signal 27, a demodulation-clock-signal generating part 33 generates a demodulation clock signal 36 that has the same signal waveform as that of the synchronization clock signal 26, rises at predetermined timing within a data period of each bit of the serial data 24, and indicates timing of reading data of each bit of the serial data 24.例文帳に追加

復調用クロック信号生成部３３は、ストローブ信号２７に基づいてシリアルデータ２４の伝送の開始を検出すると、同期用クロック信号２６と同じ信号波形を有し、かつシリアルデータ２４の各ビットのデータの周期内の予め定めるタイミングで立上り、シリアルデータ２４の各ビットのデータを読込むタイミングを表す復調用クロック信号３６を生成する。 - 特許庁

A signal changeover device transmits only the serial signal with a flag added thereto to a serial parallel converter 87, which converts the serial signal into a parallel signal on the basis of the clock signal and the vertical synchronizing signal and outputs the resultant signal.例文帳に追加

信号切替装置１２１は、フラグのついた信号のみを直列信号として直列並列変換器８７に送信し、直列並列変換器８７は、クロック信号および垂直同期信号に基づいて並列信号に変換し、出力する。 - 特許庁

An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.例文帳に追加

クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁

To transmit a serial signal responding to clock signals of multiple frequencies to such transmission equipments of a camera system as CHU and CCU.例文帳に追加

カメラシステムのＣＨＵ、ＣＣＵなどの伝送装置に、複数の周波数のクロック信号に対応したシリアル信号を伝送させる。 - 特許庁

The integrable serial data decoder of the present invention comprises a clock generator, a period detector and a channel decoder and does not include any capacitor.例文帳に追加

本発明の集積化可能なシリアルデータデコーダは、クロック生成器と、周期検出器と、チャネルデコーダと、からなり、コンデンサは含まない。 - 特許庁

Also, the HIP block channel alignment logic circuits can be processed at the higher HIP core clock rate in serial, decreasing lock latency time.例文帳に追加

また、ＨＩＰブロック・チャネル・アライメント・ロジック回路は、より高いＨＩＰコア・クロック・レートで直列に処理して、ロック待ち時間を減らす。 - 特許庁

To provide a high-speed serial interface circuit for preventing unstable operations while no clock is transferred, and an electronic device including the same.例文帳に追加

クロック非転送時の不安定な動作を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供すること。 - 特許庁

A USB device having a free-running oscillator generates a local clock signal in response to a signal on a universal serial bus (USB).例文帳に追加

自走オッシレータを有するＵＳＢ装置は、ユニバーサルシリアルバス（ＵＳＢ）上の信号に応答してローカルクロック信号を発生する。 - 特許庁