「Serial Clock」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

A serial controller 127 starts a communication processing with a scanner unit via a scanner I/F 140, while power is supplied by an instruction of a CPU 112, and when no response is obtained from a scanner part, even after a prescribed time elapses, a clock signal to a scanner controller in a main controller 111 is interrupted by the instruction of the CPU 112.例文帳に追加

電源オン時にＣＰＵ１１２の指示によりシリアルコントローラ１２７にスキャナＩ／Ｆ１４０を介してスキャナユニットと通信処理を開始させ、所定時間経過してもスキャナ部から応答がなかった場合にはＣＰＵ１１２の指示によりメインコントローラ１１１内のスキャナコントローラへのクロック信号を遮断する。 - 特許庁

A master station output section 135 selects a latter half of one period of a clock signal to have a level of a power supply voltage Vx and selects a control signal area resulting from time-dividing the first half to have a level Vx/2 or a simulating ground level 0+ so as to provide an output of a serial pulse voltage signal with a control data signal superimposed thereon.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘのレベルとし、その前半を時分割した制御信号エリアをレベルＶｘ／２又は擬似的なグランドレベル０＋とすることで、制御データ信号を重畳した直列のパルス状電圧信号を出力する。 - 特許庁

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals.例文帳に追加

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。 - 特許庁

To perform data transfer between respective modules, even in the case of using a transfer clock that is equal to or lower than the range of the operation frequency of the transmitting side driver circuit and the receiving side receiver circuit of an interface actually performing the data transfer in an image forming device, which performs data transfer between respective modules by utilizing a differential serial data bus.例文帳に追加

各モジュール間のデータ転送を差動型シリアルデータバスを利用して行なう画像形成装置において、そのデータ転送を実際に行なうインタフェースの送信側のドライバ回路及び受信側のレシーバ回路の動作周波数範囲以下の転送クロックを用いる場合でも、各モジュール間のデータ転送を行なえるようにする。 - 特許庁

To evade the machine locking of an image processing apparatus by inhibiting the execution of a prescribed operation accompanied by the transfer of image data under the condition that the transfer of the image data cannot be normally processed, in the image processing apparatus for transferring the image data within the apparatus by a clock synchronizing serial transfer system.例文帳に追加

クロック同期シリアル転送方式により装置内における画像データの転送が行われる画像処理装置であって，その画像データの転送を正常に処理し得ない状況下における画像データの転送を伴う既定動作の実行を禁止することにより当該画像処理装置のマシンロックを回避することのできる画像処理装置を提供すること。 - 特許庁

A clock synchronization serial circuit 5 outputs mask data by as much as the number of times set in a mask register 19 in place of a part of the control data within one control period, thereby stopping the display in a LED display element 6 in this period and controlling gray scale lighting of the LED display element 6 arranged with a plurality of LED elements 26 in a matrix form.例文帳に追加

クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを制御データの一部に代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を階調点灯制御する。 - 特許庁

Three signal lines, that is, a signal line 25 for a transmission clock CLK for synchronizing data transmission, a signal line 26 for actual serial data DS to be transmitted, and a signal line 27 for a start pulse FSP indicating start to the frame of the actual data are arranged between an MPEG video decoder 21a and a display controller 22.例文帳に追加

ＭＰＥＧビデオデコーダ２１ａからディスプレイコントローラ２２には、データ伝送用に同期をとらせるための伝送クロックＣＬＫ用の信号線２５と、伝送の対象となるシリアルの実データＤＳ用の信号線２６と、実データのフレームに対してスタートを示すスタートパルスＦＳＰ用の信号線２７の計３本の信号線を設けている。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

The multiplex communication equipment performs communication between a master node and a plurality of slave nodes by serial communication based on a LIN communication protocol, supplies DC power supply generated from a commercial AC power supply to the master node, supplies a power cycle signal generated from the commercial AC power supply to the microcomputer of the master node, and corrects the error in accordance with fluctuation of a clock oscillation frequency by the power cycle signal in the microcomputer.例文帳に追加

ＬＩＮ通信プロトコルに基づくシリアル通信によりマスタ・ノードと複数のスレーブ・ノード間で通信する多重通信装置であり、商用交流電源から生成した直流電源をマスタ・ノードに供給するとともに、前記商用交流電源から生成した電源周期信号を前記マスタ・ノードのマイコンに供給し、該マイコンにおいて前記電源周期信号によりクロック発振周波数の変動に伴う誤差の補正を行う。 - 特許庁

In communicating with a desired slave device, a host device HC makes a master side transmitting/receiving circuit 2 to transmit a serial data signal DATA generated by superimposing data on a clock signal TCLK by a predetermined method to slave side transmitting/receiving circuits SC1 to SCn by continuously transmitting the same data in a predetermined time or more, and transmitting ID for selecting one desired slave device.例文帳に追加

ホスト装置ＨＣが、所望の前記スレーブ装置と通信を行う場合、前記マスター側送受信回路２に対して、所定の方法でクロック信号ＴＣＬＫにデータを重畳させて生成したシリアルデータ信号ＤＡＴＡを各スレーブ側送受信回路ＳＣ１〜ＳＣｎに送信させる際、所定の時間以上同じデータを連続して送信させた後、所望の１つのスレーブ装置を選択するためのＩＤを送信させるようにした。 - 特許庁

This display device 20 is driven by the serial digital image signal, clock signal and control signal from a computer 2 through a cable.例文帳に追加

コンピュータでケーブルを通じて伝送された信号は表示部駆動回路基板に入力され、表示部駆動回路基板は、入力されたNビット束の直列デジタル映像信号をNビット並列デジタル映像信号に変換する直列/並列変換部と、クロック信号の周波数を１/N倍に分周する波数分周部とを含み、並列デジタル映像信号、分周されたクロック信号及び制御信号で表示部を駆動し、メーン基板は表示部駆動回路基板を経由した制御信号を入力されてシステムを制御する。 - 特許庁