「Serial Clock」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To provide a serial communications apparatus capable of detecting fault during transmission of a data signal or a clock signal to other apparatus through a communication line, regardless of the communication function of other apparatus.例文帳に追加

通信線路を介して他の機器との間で行われるデータ信号やクロック信号の信号伝送の実行中に，前記他の機器の有する通信機能にかかわらず異常を検出することを可能としたシリアル通信装置を提供する。 - 特許庁

A noise eliminating filter 102 performs sampling with an oversample clock and a specific tap filter removes impulse noise; after effective data are sampled by received data sampling 902, the sample data are converted into a parallel signal by a serial-parallel converter 105.例文帳に追加

雑音除去フィルタ１０２でオーバーサンプルクロックによりサンプリングし、かつ所定のタップフィルタでインパルス雑音を除去して、受信データサンプリング９０２で有効データをサンプリングした後、シリアルパラレル変換器１０５でパラレル信号に変換する。 - 特許庁

Concerning each color component, common processing can be performed by the signal serial image processing circuit 45 and data are inputted/outputted synchronously with the main clock signal so that the circuit scale can be reduced without decelerating the processing speed.例文帳に追加

各色成分について共通の処理を単一のシリアル画像処理回路４５で行うことができ、メインクロック信号に同期して入出力を行うので、処理速度を低下させずに、回路規模の縮小化を図ることができる。 - 特許庁

A high-speed operation can be realized by utilizing a circuit configuration arranging serial bit strings into parallel that is characterized in a configuration to realize the encoding and decoding processing for each of parallel bits within one time clock at the same time.例文帳に追加

従って、シリアルなビット列をパラレルに配置する回路構成を用いることによって、各ビットをパラレルに同時に１タイムクロックで符号化処理、復号化処理を実現する構成を特徴とし、高速動作が実現される。 - 特許庁

An optoelectric conversion section 21 receives a transmission multiplex signal and converts an optical signal of the transmission multiplex signal into an electric signal, and a deserializer section 22 converts the electric signal into parallel data and extracts and recovers a clock signal synchronously with serial data.例文帳に追加

光／電気変換部２１に入力された送信多重信号は光信号から電気信号に変換され、デシリアライザ部２２でパラレルデータに変換されるとともに、シリアルデータに同期したクロック信号が抽出されて再生される。 - 特許庁

A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate.例文帳に追加

このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。 - 特許庁

To solve problems such as low transfer rate due to a daisy chain constitution from a serial bus connection and difficulty in detecting erroneous operation or fault in an operation state due to operation by the clock different from that used for the operation of a processor or an LSI in utilizing a previous boundary scan.例文帳に追加

従来のバウンダリスキャンの利用では、シリアルバス接続によるデイジーチェーン構成としており、転送速度が遅く、プロセッサやＬＳＩの動作とは別クロックで動作するため、稼動状態での誤動作・故障の検出が難しい。 - 特許庁

On an SDA line, the master transfer sequencer circuit 48 implements the sending of a start condition, the sending via a serial control circuit 43 of data stored in a nonvolatile memory 44, and the sending of a stop condition, all in synchronization with the basic clock.例文帳に追加

マスタ・転送シーケンサ回路４８はスタートコンディションの送信、シリアル・コントロール回路４３を介しの不揮発性メモリ４４に格納されたデータの送信及びストップコンディションの送信を基本クロックに同期するようにＳＤＡラインに行う。 - 特許庁

For the serial communication system 10, a power supply transmitter 20 provided with a DC power source and a plurality of transmitters/receivers 30 not provided with a power source are connected by a clock pair signal line 40 and a sync pair signal line 50.例文帳に追加

シリアル通信システム１０は、直流電源が設けられた電源供給送信機２０と、電源を具えていない複数の送・受信機３０，３０を、クロックペア信号線４０とシンクペア信号線５０で接続したものである。 - 特許庁

To provide a serial communication apparatus which is capable of detecting data on the basis of a decision by majority to perform communication immune to noise and further, suppressing as little as possible a timing deviation caused by mismatching of a communication clock and a data communication velocity.例文帳に追加

多数決によるデータ検出を可能にしてノイズに強い通信を可能にし、さらに、通信クロックとデータ通信速度との不整合に伴うタイミングのずれをできるだけ抑えることができるシリアル通信装置を提供する。 - 特許庁

The multiplexing means receives 2-bit even-number and odd-number data output in parallel from the latch of the second pipeline stage, and converts the data into 2-bit serial data, i.e., DDR data, during one clock cycle to output it.例文帳に追加

マルチプレクシング手段は、第２パイプライン段のラッチから並列に出力される２ビットの偶数データ及び奇数データを受信して１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する。 - 特許庁

Thus it enables to restore the bytes constitution sent serially with transmitting clock accurately from the clock information at the receiving-side by transmitting serially two kinds of bit-sequence having the same period and the different duty ratio selectively by adjusting to the byte position of a serial data s38 transmitted serially through a shift register 33.例文帳に追加

このように同一周期でデューティ比の異なる２種類のビット列を、シフトレジスタ３３を介してシリアル転送されるシリアルデータｓ３８のバイト位置に合わせて選択的にクロック情報としてシリアル伝送することにより、受信側ではそのクロック情報から送信クロックとシリアル送信されるデータのバイト構成を正しく復元することが可能となる。 - 特許庁

This electric power measuring device for taking voltage data and current data converted by an A/D converter into the microcomputer, and for executing operation processing of measured power is characterized by installing a clock generation circuit for generating a serial clock following a data conversion start signal supplied from the microcomputer, and for outputting it to the A/D converter.例文帳に追加

Ａ／Ｄ変換器で変換された電圧データと電流データをマイクロコンピュータに取り込み、測定電力を演算処理する電力測定装置において、前記マイクロコンピュータから供給されるデータ変換開始信号に従ってシリアルクロックを生成し、前記Ａ／Ｄ変換器に出力するクロック生成回路を設けたことを特徴とするもの。 - 特許庁

The data transfer control device for data transfer via a serial ATA bus includes a transport controller 10 supplied with and operated on a clock CLK2 generated by a physical layer circuit 100 according to a reference clock CLK1, and a link controller 50 supplied with and operated on the clocks CLK1 and CLK2.例文帳に追加

シリアルＡＴＡバスを介してデータ転送を行うデータ転送制御装置は、基準クロックであるＣＬＫ１に基づき物理層回路１００により生成されたクロックＣＬＫ２が供給され、クロックＣＬＫ２に基づき動作するトランスポートコントローラ１０と、クロックＣＬＫ１、ＣＬＫ２が供給され、ＣＬＫ１、ＣＬＫ２に基づき動作するリンクコントローラ５０を含む。 - 特許庁

This backup state discriminating device being a first embodiment of this invention is constituted of a control part 1, an A/D converter 2, an analog SW 3, an SRAM 4, a serial time clock 5, a secondary battery 6, a resistance 7, a diode 8, and an FROM 9.例文帳に追加

本発明の第１の実施形態であるバックアップ状態判別装置は、制御部１と、Ａ／Ｄコンバータ２と、アナログＳＷ３と、ＳＲＡＭ４と、リアルタイムクロック５と、二次電池６と、抵抗７と、ダイオード８と、ＦＲＯＭ９と、を有して構成される。 - 特許庁

The TAP switch 12 includes a first circuit 40 configured to provide a clock signal for one selected TAP in response to a selection code included in a serial instruction like a code added or previously added to an instruction.例文帳に追加

ＴＡＰスイッチ１２は、例えば、命令に追加または事前追加されたコードのように、シリアル命令に含まれる選択コードに応答して、ＴＡＰのうちの選択された１つへクロック信号を提供するように構成された第１の回路４０を備える。 - 特許庁

To realize one wire system serial communication system capable of avoiding lowering of transfer rate by realizing communication at the optimal transfer rate in accordance with accuracy of oscillation frequencies of a clock as preventing step out by inserting a synchronization trigger.例文帳に追加

同期トリガを挿入して同期ずれを防止しながら、クロックの発振周波数の精度に合わせた最適な転送レートでの通信を実現して、転送レートの低下を避けることが可能な１線式のシリアル通信方式の実現を課題とする。 - 特許庁

The recovery device and its recovery method according to the present invention can generate the sampling clock so that a plurality of edges of the sampling clocks exist in the eye opening area of the serial data, and can reduce the error generation within the data recovery time.例文帳に追加

本発明によるデータ復元装置及びその復元方法は、直列データのアイオープン領域内でサンプリングクロック信号のエッジが複数存在するようにサンプリングクロック信号を発生し、データ復元時にエラー発生を減少させうる。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

To provide a semiconductor device capable of measuring highly accurately a jitter characteristic of a high speed clock without using a high-performance jitter measuring device, concerning a semiconductor device with a high speed serial transfer input/output part having a serializer and a deserializer.例文帳に追加

シリアライザおよびデシリアライザを有した高速シリアル転送入出力部を備える半導体装置において、高性能なジッタ測定器を用いることなく、高速クロックのジッタ特性を高精度に測定することが可能な半導体装置を提供する。 - 特許庁

This data recording controller is provided with a data fetch circuit 11, an 8-16 modulation circuit 12, a stream controller 13, SRAMs 14a and 14b and a parallel/serial (P/S) conversion circuit 15, and they synchronize with a clock and perform respective processing.例文帳に追加

データ記録制御装置は、データフェッチ回路１１と８−１６変調回路１２とストリームコントローラ１３とＳＲＡＭ１４ａおよび１４ｂとパラレル／シリアル（Ｐ／Ｓ）変換回路１５とを備え、これらがクロックに同期してそれぞれの処理を行う。 - 特許庁

When restoring clock and data on a receiving side of a high-speed serial data transmitter/receiver, if phase interpolation technologies are utilized, the number of required PLLs is decreased to one, thereby obtaining a number of merits in power consumption, noise, area and the like.例文帳に追加

高速直列データ送受信器の受信側でクロックとデータとを復元する時、位相補間技術を利用すると、必要なＰＬＬの数が一つに減少され、電力消耗、雑音、面積側面で多くの利点を得ることができる。 - 特許庁

Dynamic phase alignment circuitry selects from among several, phase-distributed, candidate clock signals the one of those signals that is currently best for use in controlling the timing of sampling of a serial data signal to recover the data from that signal.例文帳に追加

動的位相整合回路は、位相が分布する複数の候補クロック信号の中から、シリアルデータ信号からデータを復旧する目的で該シリアルデータ信号をサンプリングするタイミングの制御に使用するために現在最良な信号1個を選択する。 - 特許庁

To correct skew generated between a data signal and a clock signal without performing any complicate processing such as the increase of the number of samples or providing any skew detecting circuit when converting serial transmission data into parallel transmission data at a reception side.例文帳に追加

データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアルからパラレルへ伝送データを変換する際、サンプリング数の増加等の煩雑な処理を実行することやスキュー検出回路を具備すること無く補正する。 - 特許庁

The image data output circuit inputs serial data signals including an image data signal and a clock signal, inputs a first control signal for output control and selectively outputs the image data signal in accordance with the first control signal.例文帳に追加

画像データ出力回路は、画像データ信号及びクロック用信号を含むシリアルデータ信号が入力されるとともに出力制御用の第１制御信号が入力され、第１制御信号によって画像データ信号を選択的に出力する。 - 特許庁

In a start-stop synchronization system serial communication mode, a signal showing the kind of communication data communicated from the interchangeable lens to the camera and a signal allowing the camera to refuse reception of the communication data communicated from the interchangeable lens to the camera are communicated to one signal line, which is not used, out of three signal lines used in a clock synchronization system serial communication mode.例文帳に追加

調歩同期式のシリアル通信モードにおいて、クロック同期式のシリアル通信モードで使用する３つの信号線のうち使用していない１つの信号線に対して、交換レンズからカメラへ通信される通信データの種類を表す信号、及び、交換レンズからカメラへ通信される通信データの受信をカメラが拒否する信号が通信される構成とした。 - 特許庁

The signal analyzer comprises a phase demodulator 32 which receives a serial binary input signal and continuously generates edge position data signals representing shift positions of this serial binary input signal, and a decimeter 39, coupled through an anti-aliasing filter 36 to the phase demodulator, for generating phase data from the edge position data signals synchronously with a system clock signal and asynchronously with the generation of edges.例文帳に追加

シリアル２進入力信号を受け、このシリアル２進入力信号の遷移位置を表すエッジ位置データ信号を連続的に発生する位相復調器３２と；アンチエリアシング・フィルタ３６を介して位相復調器に結合され、システム・クロック信号に同期して且つエッジの発生と非同期にエッジ位置データ信号から位相データを発生するデシメータ３９とで構成する。 - 特許庁

To provide a matrix display device which does not cause a phase shift between a shift clock signal and a serial display data signal even if the screen is made high-definition and enlarged, and is able to prevent erroneous display and video noise from being generated, and to provide a driving method therefor.例文帳に追加

画面を高精細化及び大画面化してもシフトクロック信号とシリアル表示データ信号との間で位相のずれが発生せず、誤った表示及び映像ノイズの発生を防止することができるマトリクス表示装置及びその駆動方法を提供する。 - 特許庁

To provide a signal multiplexing circuit (parallel/serial conversion circuit) which multiplexes, in time division manner, N pieces of low speed signals into a single high speed signal, in which, especially, a high speed clock is not used at a final stage of the multiplexing circuit to abolish timing constraint.例文帳に追加

Ｎ本の低速信号を１本の高速信号に時分割多重化する信号多重化回路に関し、特に、多重化回路の最終段で高速クロックを使わないことでタイミング制約を無くした信号多重化回路（パラレル／シリアル変換回路）を提供する。 - 特許庁

A method for determining a data rate in a serial interface channel for a programmable logic device operating at a clock rate includes; monitoring the channel for occurrence of a single bit transition, and concluding that the data rate is virtually a multiple of the clock rate based on detection of a plurality of single bit transitions in a predefined duration.例文帳に追加

クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 - 特許庁

The electronic device includes: an interface circuit 20 receiving an external signal having SCL (Serial Clock) and SDA (Serial Data); an access monitoring circuit 16 detecting the start and the end of communication on the basis of a waveform of the SCL and SDA; and a communication failure detecting circuit detecting a communication failure when SCL stop time exceeds a predetermined failure determination time after detecting the start of communication.例文帳に追加

ＳＣＬおよびＳＤＡを有する外部信号が入力されるインターフェース回路２０と、ＳＣＬとＳＤＡの波形に基づいて通信の開始と終了を検出するアクセス監視回路１６と、通信の開始を検出した後に、ＳＣＬの不変時間が予め定めた異常判定時間を越えた場合に通信異常を検出する通信異常検出回路を備えたことを特徴とする。 - 特許庁

A codec interface unit is configured to have a cable equalizer 6 for detecting a signal inputted from a serial data input unit 4, a cable equalizer 7 for detecting a signal inputted from a clock signal input unit 5, a synchronous bite detection means for detecting synchronous byte from data inputted from the serial data input unit 4, and a control unit 12 provided with determination means for determining the codec interface scheme.例文帳に追加

コーデックのインタフェース部を、シリアルデータ入力部４から入力される信号を検出するケーブルイコライザ６と、クロック信号入力部５から入力される信号を検出するケーブルイコライザ７と、シリアルデータ入力部４から入力されたデータ信号から同期バイトを検出する同期バイト検出手段およびコーデックインタフェース方式を判定する判定手段を備える制御部１２とを有して構成する。 - 特許庁

An error detection section 25A detects the word delimiter data included in the data S21 for detection of occurrence of a synchronization defect between the received serial data and the reproduce clock sign in the case that position data denoting the detection position are dissident as to two word delimiter data with the same data stream inbetween.例文帳に追加

エラー検出部２５Ａにおいて、データＳ２１に含まれるワード区切りデータが検出され、この検出位置を示す位置データが同一のデータ列を挟む２つのワード区切りデータについて一致しない場合に、受信シリアルデータと再生クロック信号とが同期不良を起こしていることを検出する。 - 特許庁

The position lock trigger apparatus employs oscilloscope circuitry and accompanying control software to provide to a user a capability to trigger an oscilloscope on a selected bit position in a received serial bit stream having a fixed pattern length, using either a synchronized, recovered, or external clock source.例文帳に追加

位置拘束トリガ装置は、オシロスコープ回路及び関連制御ソフトウェアを用いて、同期化、回復又は外部のクロック信号源のいずれかを用いることにより、固定パターン長の受信シリアル・ビット・ストリームにおける選択されたビット位置でオシロスコープをトリガする性能をユーザに与える。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加

ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁

To provide a method for easily measuring frequency distribution of jitters of digital data signals transmitted by serial communication, without requiring a clock signal for specifying a reference time, and forming system configuration for the measurement to be low in cost and high in versatility.例文帳に追加

シリアル通信により伝送されるデジタルデータ信号のジッタの度数分布を、基準時刻を規定するクロック信号を必要とすることなく手軽に計測することができ、その計測のためのシステム構成を安価で汎用性の高いものとすることができる方法を提供する。 - 特許庁

After the load signal becomes a level L and when the counter has counted the specified number of clocks of the clock signal CK and thereafter, an enable input signal EI is made to reach the level H, and thereby, serial data signals DI thereafter are captured in the 1st register, and this captured data are utilized as an image display data.例文帳に追加

ロード信号がレベルLになった後、規定クロック数をカウンタが計数した時点以降で、イネーブル入力信号EIをレベルHにすることにより、それ以降のシリアルデータ信号DIは第1レジスタに取り込まれ、この取り込まれたデータが画像表示データとして利用される。 - 特許庁

The address counter 15a stops count-up operation by a test signal TEST, the parallel/serial converting circuit 23 synchronizes with a clock signal FADCK for test and outputs an address for read-out generated by the address counter 15a to the outside by the test signal TEST.例文帳に追加

アドレスカウンタ１５ａはテスト信号ＴＥＳＴによりカウントアップ動作を停止し、パラレル／シリアル変換回路２３はテスト信号ＴＥＳＴにより、アドレスカウンタ１５ａにより生成された読み出し用アドレスをテスト用クロック信号ＦＡＤＣＫに同期して外部に出力する。 - 特許庁

An MMR 1 is provided with a Stop 17 switch and a CPU 16 broadcasts to a serial transmission line 4 a transmit signal including operation bits with an inverse contact signal which is turned ON when the Stop switch is opened and clock bits obtained by integrating the number of clocks of a transmitter 15 by monitor cycles.例文帳に追加

ＭＭＲ１にＳｔｏｐ１７スイッチを設け、ＣＰＵ１６がＳｔｏｐスイッチの開放時にＯＮとなる逆接点信号を稼動ビットと、また発信機１５のクロック数を監視周期毎に積算したクロックビットとを含む送信信号をシリアル伝送線４にブロードキャストする。 - 特許庁

The level relation of voltages between the clock signals VCK1 and VCK2 is inverted once at least during one cycle and even when the VCK1-VCK2 is positive or negative, the state of the serial negative resistor circuit corresponding to an input current IIN is set so that (N+1) states can exist.例文帳に追加

クロック信号ＶＣＫ１，ＶＣＫ２は、電圧の大小関係が一周期の間に少なくとも１回逆転し、かつＶＣＫ１−ＶＣＫ２が正負いずれの場合も、入力電流ＩＩＮに応じた直列負性抵抗素子回路の状態がＮ＋１個存在するように設定される。 - 特許庁

Serial test pattern data latched by a front stage flip-flop (for example, flip-flop 12a) are latched by a rear stage flip-flop (for example, flip-flop 13a), in synchronization with a first clock signal, by the flip-flops 12a, 13a, and 14a connected in series over a plurality of stages.例文帳に追加

複数段にわたって直列に接続されたフリップフロップ１２ａ、１３ａ、１４ａによって、第１のクロック信号に同期して、前段のフリップフロップ（例えば、フリップフロップ１２ａ）にラッチされたシリアルのテストパターンデータが後段のフリップフロップ（例えば、フリップフロップ１３ａ）にラッチされる。 - 特許庁

A master station output part 135 outputs serial pulse-like voltage signals to a data signal line by setting a power supply voltage Vx in the latter half of one cycle of a clock and setting the voltage level Vx/2 or pseudo ground level '0+' in the first half corresponding to the value of the control signal.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘとし、前半を制御信号の値に応じて電圧レベルＶｘ／２又は擬似的なグランドレベル０＋とすることにより、直列のパルス状電圧信号をデータ信号線に出力する。 - 特許庁

To provide a serial data communication method by which transmission efficiency is enhanced in spite of an inexpensive system by feeding a clock signal from a master part so as to receive data by a synchronous communication system in the case that data feeding from slave parts are started asynchronously with the master part operation.例文帳に追加

スレーブ部からのデータの開始が、マスター部の動作とは非同期で始まるシステムにおいて、クロック信号をマスター部側から供給することで同期式通信によりデータを受信することにより、伝送効率を上げて安価なシステム構築を可能とする、シリアルデータ通信方法を提供する。 - 特許庁

When serial data is transmitted between each of PKGs 141, 14n and 151, and the TSW part 16, time division data is multiplexed at timing proper to each PKG with the starting time of a reference clock as reference and the multiplexed data is also made so as to be divided.例文帳に追加

そして、各ＰＫＧ１４１、ＰＫＧ１４ｎ、ＰＫＧ１５１とＴＳＷ部１６との間でシリアルデータを伝送する場合は、基準クロックの立ち上げ時を基準とし、各ＰＫＧ固有のタイミングで時分割データを多重化すると共に、多重化されたデータを分離するようにする。 - 特許庁