「Serial Clock」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To reduce radiation radio wave noise generated in clock synchronization type serial communication in simple circuit constitution, to provide data output at a desired fixed timing on a reception side and to realize highly efficient serial communication.例文帳に追加

簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、また、受信側において所望の一定タイミングでデータ出力を得て、高効率なシリアル通信を実現すること。 - 特許庁

The respective serial communication circuits have a transmission buffer or a reception buffer, synchronizes with a clock signal and executes serial transfer of data stored in the transmission buffer or reception buffer with the target device.例文帳に追加

それぞれのシリアル通信回路は、送信バッファ若しくは受信バッファを有し、クロック信号に同期して送信バッファ若しくは受信バッファに格納されるデータのシリアル転送をターゲット装置との間で実行する。 - 特許庁

In the image transmission system 10 having a transmitter 11 for converting a parallel image signal from the outside into a serial image signal and outputting the serial image signal and a receiver 12 for receiving the serial image signal from the transmitter 11, converting the serial image signal into a parallel image signal and outputting the parallel image signal to the outside, the receiver 12 is provided with a means for generating a clock signal.例文帳に追加

外部からのパラレル画像信号をシリアル画像信号に変換し、出力するトランスミッタ１１と、トランスミッタ１１からのシリアル画像信号を受信し、そのシリアル画像信号をパラレル画像信号へ変換し、外部へ出力するレシーバ１２を有する画像伝送システム１０において、レシーバ１２にクロック信号を生成する手段を備える。 - 特許庁

The serial data transmission method includes steps of; dividing serial data by each prescribed bit; generating a plurality of kinds of voltages depending on the bit configuration of the divided bits; transmitting the generated voltages via a transmission line by each basic clock; and restoring serial data of the corresponding prescribed bits from the received voltage for each basic clock.例文帳に追加

シリアルデータを所定ビット毎に区切るステップと、前記区切られた所定ビットのビット構成に応じた、複数種類の電圧を発生するステップと、前記発生された電圧を、基本クロック毎に伝送路を介して送信するステップと、受信した電圧を基本クロック毎に、対応した所定ビットのシリアルデータに復元するステップと、を含むことを特徴とするシリアルデータ伝送方法。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

To provide a clock data recovery circuit which prevents the lowering of reception performance associated with the speeding up of serial data and the accuracy rate deterioration of the clock data recovery circuit caused by continuous identical code data reception, and is of low power consumption.例文帳に追加

シリアルデータの高速化にともなう受信性能の低下および連続同符合データ受信によるクロックデータリカバリー回路の精度低下を防止し、尚且つ消費電力の低いクロックデータリカバリー回路を提供する。 - 特許庁

The electronic apparatus is provided with a function that always executes a synchronization check between a timing clock of data delivered through a serial interface cable and a timing clock generated by each electronic apparatus and synchronization between them even in an idle state of each electronic apparatus which receives no data.例文帳に追加

データを受領してないアイドルの状態でも、シリアルインタフェースケーブルに流れるデータのタイミングクロックと、自己が生成しているタイミングクロックとの同期チェックと同期合わせを常時、実施する機能を設ける。 - 特許庁

The video signals from the S/P circuit are written in the FIFO memories according to the writing clock signal, the video signals are read in the P/S circuit according to the read clock signals and outputted as SDTV serial digital signals.例文帳に追加

ＦＩＦＯメモリにＳ／Ｐ回路からの映像信号を書込みクロック信号に従って書込み、読出しクロック信号に従って映像信号をＰ／Ｓ回路に読出し、ＳＤＴＶシリアルデジタル信号として出力する。 - 特許庁

A data counter 22 counts the number of clock pulses of a serial communication clock signal SCLK outputted from a microcomputer 11 and outputs a reception load signal when the count is coincident with the predetermined number of bits of received data.例文帳に追加

データカウンタ２２は、マイコン１１が出力するシリアル通信用クロック信号ＳＣＬＫのクロックパルス数をカウントし、そのカウント値が予め設定された受信データのビット数に一致すると受信ロード信号を出力する。 - 特許庁

When it is decided that the data transfer mode is a high-speed first transfer mode, the clock generation part 38 omits reduction control of a frequency of the operation clock of the parallel data processing part 34 and the serial data processing part 32.例文帳に追加

クロック生成部３８は、データ転送モードが高速な第１の転送モードであると判断されたとき、シリアルデータ処理部３２及びパラレルデータ処理部３４の動作クロックの周波数の低減制御を省略する。 - 特許庁

The output signal of the second logic circuit part 503 is provided as a clock signal to the device, and a parallel/serial converted data signal is output to the device by using only the D0 terminal based on the clock signal.例文帳に追加

第２の論理回路部５０３の出力信号をデバイスへのクロック信号として提供し、当該クロック信号に基づき、Ｄ０端子のみを用いてパラレル／シリアル変換されたデータ信号をデバイスに出力する。 - 特許庁

The circuit 1 includes an edge detection circuit 2 to which received biphase data are inputted, a data latch circuit 4 and a clock extraction circuit 3 for receiving an output of the circuit 2 and generating a serial clock.例文帳に追加

バイフェーズ復号化回路１は、受信バイフェーズデータが入力されるエッジ検出回路２、データラッチ回路４およびエッジ検出回路２の出力を受けてシリアルクロックを生成するクロック抽出回路３を含んでいる。 - 特許庁

To easily and optimally adjust the phase of a latch clock in a multiplexer circuit for converting parallel N-channel low speed data into one- channel serial high speed data by latching the data with a latch clock respectively and multiplexing the data.例文帳に追加

並列Ｎチャネル低速データを夫々ラッチクロックによりラッチして多重化することにより１チャネル直列高速データに変換する多重化回路において、ラッチクロックの位相を容易にかつ最適に調整可能とする。 - 特許庁

Each of serial/parallel converting circuits 600-60n latches data successively synchronizing with the internal data strobe signal int.DQS, the dummy clock DSCLK, and an internal clock int.CLK and outputs it to internal circuits.例文帳に追加

シリアル／パラレル変換回路６００〜６０ｎの各々は内部データストローブ信号ｉｎｔ．ＤＱＳ、ダミークロックＤＳＣＬＫおよび内部クロックｉｎｔ．ＣＬＫに同期してデータを順次ラッチして内部回路へ出力する。 - 特許庁

To make it possible to convert also a parallel data signal having no periodicity by using a parallel/serial(P/S) conversion clock making it unnecessary to adjust periodical deviation from a parallel signal.例文帳に追加

パラレル信号との周期ずれの調整が不要なパラレル／シリアル変換用クロックを用い、周期的でないパラレルデータ信号も変換可能にする。 - 特許庁

To provide a serial data transmitter which can perform phase compensation at the time of reception by a low clock and suppress increase of power consumption and heat generating.例文帳に追加

低いクロックでの受信時の位相補正ができ、消費電力の上昇や発熱を抑えることが可能たシリアルデータ伝送装置を提供する。 - 特許庁

The operation clock of a CPU under execution when a program starts is confirmed (701), and serial ID for identifying the device is acquired (702), and they are compared with each other (703).例文帳に追加

プログラム起動時に実行しているＣＰＵの動作クロックを確認し（７０１）、装置を識別するシリアルＩＤを取得し（７０２）、これらを比較する（７０３）。 - 特許庁

A wide range and dynamically reconfigurable CDR architecture recovers an embedded clock signal from serial input data with a wide range of operating frequencies.例文帳に追加

広範囲およびダイナミックにリプログラミング可能なＣＤＲアークテクチャは、広範囲の動作周波数でシリアル入力データから埋め込まれたクロック信号を回復する。 - 特許庁

To provide a digital clock recovery circuit (CDR) capable of achieving size reduction and power saving and being used for super-high serial transfer of a pulse base.例文帳に追加

小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるデジタルクロックリカバリ回路（ＣＤＲ）を実現することを目的とする。 - 特許庁

In a DPLL circuit 10, data shift circuits DS1-DS3 generate a plurality of pieces of serial data synchronized with a source clock CLK from reception data.例文帳に追加

ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。 - 特許庁

A transmission section 10 transmits serial data S10 including a data stream with a prescribed word length and word delimiter data synchronously with a clock signal CLK2.例文帳に追加

所定ワード長のデータ列とワード区切りデータを含んだシリアルデータＳ１０が送信部１０においてクロック信号ＣＬＫ２に同期して送信される。 - 特許庁

To improve power saving by implementing appropriate power control and reference clock control on a high speed serial bus connecting an engine and a controller.例文帳に追加

本発明は、エンジンとコントローラを接続する高速シリアルバスの電力制御及びリファレンスクロックの制御を適切化して省電力を向上させる。 - 特許庁

Not only serial digital video data but also a TMDS signal Si having a clock signal and horizontal and vertical synchronizing data is inputted to a decoder 1.例文帳に追加

デコーダ１にはシリアル形式のディジタル映像データの他にクロック信号、水平及び垂直の各同期データとを有してなるＴＭＤＳ信号Siが入力する。 - 特許庁

Address signals SAD consisting of A0-A3 constituting a row address and A4-A7 constituting a column address are inputted in serial synchronizing with a clock signal SCK.例文帳に追加

ロウアドレスを構成するＡ０〜Ａ３とカラムアドレスを構成するＡ４〜Ａ７とからなるアドレス信号ＳADが、クロック信号ＳCKに同期してシリアルに入力される。 - 特許庁

A phase detector 210 compares a synchronous clock from a phase interpolator 270 with a phase of a serial data and outputs a phase error signal corresponding to a comparison result.例文帳に追加

位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁

To provide a write strategy circuit capable of stably fetching data by optimally controlling a phase difference between serial data and a channel clock signal during data fetching.例文帳に追加

データ取り込み時にシリアルデータとチャンネルクロック信号の位相差を最適に制御し、データを安定して取り込むことができるライトストラテジ回路を得る。 - 特許庁

The digital signal transmitting apparatus 10 is provided with: an encoder 20 which converts parallel input signals of a plurality of channels into serial data in a manner synchronized with a first clock signal MCLK1; and a decoder 30 which converts the serial data into parallel output signals of the plurality of channels in a manner synchronized with a second clock signal MCLK2 that operates asynchronously with the first clock signal MCLK1.例文帳に追加

デジタル信号伝送装置１０は、複数チャンネルのパラレル入力信号を第一のクロック信号ＭＣＬＫ１に同期してシリアルデータに変換するエンコーダ２０と、シリアルデータを第一のクロック信号ＭＣＬＫ１とは非同期に動作する第二のクロック信号ＭＣＬＫ２に同期して複数チャンネルのパラレル出力信号に変換するデコーダ３０とを備える。 - 特許庁

The driver IC 5 is provided with conversion circuits cascade-connected with a serial data line and a clock data line from the controller 3 respectively and converting the serial signals and parallel signals from the controller 3 respectively, and a driving circuit actuating the light emitters.例文帳に追加

ドライバＩＣ５は、コントローラ３から、それぞれシリアルデータ線およびクロックデータ線がカスケード接続され、それぞれコントローラ３からのシリアル信号とパラレル信号とを変換する変換回路と、発光体を動作させる駆動回路とを有する。 - 特許庁

By detecting a frequency signal superimposed on the serial pulse-like voltage signals for each cycle of the clock, a master station input part 139 extracts serial supervisory signals and converts them to parallel supervisory signals.例文帳に追加

親局入力部１３９は、クロックの１周期毎に直列のパルス状電圧信号に重畳された周波数信号を検出することにより、直列の監視信号を抽出して、これを並列の監視信号に変換する。 - 特許庁

The serial communication system 1 includes a first device 2 and a second device 3 and the first device 2 and the second device 3 start mutual communication on the basis of a serial clock generated by the second device 3.例文帳に追加

本発明のシリアル通信システム１は、第１のデバイス２と第２のデバイス３とを有し、第１のデバイス２と第２のデバイス３とは、第２のデバイス３が生成したシリアルクロックに基づいて、相互通信を開始するシリアル通信システムである。 - 特許庁

The receiving circuit generates a plurality of clocks 0 to n whose phases are deviated at an equal interval at a speed equivalent to the bit rate of received serial data 57, samples the received serial data by each clock, and a plurality of register circuits 52_0 to 52_n latch the sampled data.例文帳に追加

受信シリアルデータ５７のビットレートと同等のスピードで位相が等間隔にずれた複数のクロック０〜ｎを生成し、この各クロックで受信シリアルデータをサンプリングしそのデータを、複数のレジスタ回路５２＿０〜５２＿ｎに保持する。 - 特許庁

When data are transmitted from two or more slave nodes 3 to one master node 1 through a serial bus 4, the phase of clock signals embedded in serial data is previously synchronized with that of the reference clock signals of the master node 1, whereby the overhead of resynchronization can be prevented from occurring even if the slave nodes 3 are switched.例文帳に追加

シリアルバス４を介して複数のスレーブノード３から１つのマスターノード１へのデータ伝送する際、シリアルデータに埋め込まれるクロック信号の位相を予めマスターノード１側の基準クロック信号に合わせることにより、スレーブノード３が切り換わっても再同期のオーバーヘッドが生じないようになる。 - 特許庁

To provide an optical and electric frequency division clock generator, an optical clock frequency division apparatus operable for the input of optical signals not including frequency division components, an optical and electric frequency division clock extraction apparatus, an optical time division demultiplexing apparatus, an optical frequency division clock extraction and optical data serial/parallel conversion apparatus, and an optical modulation format conversion apparatus.例文帳に追加

光・電気分周クロック発生装置と、分周成分を含まない光信号の入力に対して動作可能な、光クロック分周装置と、光・電気分周クロック抽出装置と、光時分割多重分離装置と、光分周クロック抽出・光データ直並列変換装置と、光変調フォーマット変換装置を提供する。 - 特許庁

In this debug system, the integrated circuit device 20 of a target system 10 includes: a first clock generation circuit 70; and a first asynchronous communication control circuit 80 performing communication control for performing transmission/reception of debugging data with a pin reduction type debug tool by the asynchronous type serial data transmission with a clock generated by the first clock generation circuit 70 as an operation clock.例文帳に追加

ターゲットシステム１０の集積回路装置２０は、第１のクロック生成回路７０と、第１のクロック生成回路で生成されたクロックを動作クロックとして、省ピン型のデバッグツールとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第１の非同期通信制御回路８０とを含む。 - 特許庁

The current comparing circuit is provided with a serial negative resistor circuit composed of negative resistors ND1 and ND2 and a clock signal supply circuit C for supplying clock signals VCK1 and VCK2 of the same cycle to both terminals of this circuit.例文帳に追加

電流比較回路は、負性抵抗素子ＮＤ１，ＮＤ２からなる直列負性抵抗素子回路と、この回路の両端に同一周期のクロック信号ＶＣＫ１，ＶＣＫ２を供給するクロック信号供給回路Ｃを備えている。 - 特許庁

To recognize the state of the whole of an image forming system in a short period of time without increasing signal wires other than a data signal wire and a clock signal wire which are required for a clock synchronization type serial communication, and at the same time, to increase the reliability of the communication.例文帳に追加

クロック同期式シリアル通信に必要なデータ信号線とクロック信号線以外に信号線を増やすことなく、短時間で画像形成システム全体の状態を認識すると共に、通信の信頼性を向上させること。 - 特許庁

In stand-by operation mode, the circuit 8 frequency-divides an oscillation clock from an oscillation circuit 7 into eight, based on a frequency dividing ratio control signal obtained by decoding serial data from the part 13 by the decoder 11 to make a reference clock.例文帳に追加

スタンバイ動作モード時には、分周回路８は、シリアルデータ生成部１３からのシリアルデータをデコーダ１１でデコードして得られた分周比制御信号に基づいて、発振回路７からの原振クロックを８分周して基準クロックとする。 - 特許庁

A serializer 17 converts a parallel test pattern signal, which is output from a pattern generator 20 according to a clock signal CLK1 during a test mode period, into a serial signal and outputs the serial signal from an output buffer 16 to an external loopback pass on the part of a test jig.例文帳に追加

シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。 - 特許庁

A DDC signal, a control signal and an audio signal are converted into serial signals by a parallel/serial converter 45 by using a clock signal of the DVI Standards, are subjected to electro-optical conversion and transmitted to the receiver 5 using another core wire of the optical fiber cable 6.例文帳に追加

ＤＤＣ信号、制御信号、音声信号はＤＶＩ規格のクロック信号を用いてパラレル／シリアル変換器４５でシリアル信号に変換し、これを電光変換して光ファイバケーブル６の別の心線を使って受信器５に伝送する。 - 特許庁

Buffers 12, 13 distribute a serial clock (sr_-clk) into serial clocks sr_-clk3 and sr_-clk2 independently of each other, which are fed to FF 14 to FF 17 configuring a 1st shift register for odd data and FF 18 to FF 21 configuring a 2nd shift register for even data.例文帳に追加

シリアルクロック（sr_clk）を、バッファ１２、１３により分岐し、それぞれ独立したシリアルクロックsr_clk３およびsr_clk２をoddデータ用の第１シフトレジスタを構成するＦＦ１４〜ＦＦ１７およびevenデータ用の第２シフトレジスタを構成するＦＦ１８〜ＦＦ２１に入力する。 - 特許庁

To allow an original serial data signal to be correctly received based on a parallel data signal and a recovery clock signal outputted from SERDES in the case where the SERDES receives the serial data signal containing jitter by oversampling operation.例文帳に追加

ＳＥＲＤＥＳがジッタを含むシリアルデータ信号をオーバーサンプリング動作によって受信した場合に、ＳＥＲＤＥＳから出力されたパラレルデータ信号およびリカバリクロック信号に基づいて、もとのシリアルデータ信号を正しく受信できるようにすること。 - 特許庁

Thus, there is provided an agile communication circuit capable of communicating data through a serial interface at a variety of data rates and at an approximately fixed interface clock rate.例文帳に追加

最後に、シリアルインターフェイスを経由してデータを本発明は種々のデータレートで、および略固定のインターフェイスクロックレートで通信することができる機敏な通信回路を提供する。 - 特許庁

To provide data transfer that does not insert weight until the lock of a PLL though a high-speed clock requiring PLL synchronization is used for this invented serial boot system.例文帳に追加

本発明のシリアルブート方式はＰＬＬ同期が必要な高速クロックを使用するが、その際ＰＬＬがロックするまでウエイトを挿入することないデータ転送を提供する。 - 特許庁

In an electronic apparatus having a plurality of sources, the clock rate of a serial communication is set variable in frequency so as not to interfere with the frequency of the source operating at present.例文帳に追加

複数のソースを有する電子機器において、シリアル通信のクロックレートを現在作動しているソースの周波数と干渉しない周波数とするように可変とした。 - 特許庁

A net-cue signal generating device 200 extracts a clock 205 from a serial-parallel conversion circuit 203 and supplies it to a data memory part 213 and an address control counter 217.例文帳に追加

ネットキュー信号生成装置２００は、シリアル・パラレル変換回路２０３からクロック２０５を抽出し、これをデータメモリ部２１３とアドレス制御カウンタ２１７に供給する。 - 特許庁