「Serial Clock」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In the clock changing circuit, odd-numbered and even-numbered routes are alternatively and selectively controlled to be subjected to parallel/serial conversion with a one multiplied definer signal (×)DEF synchronized with a two multiplied clock CLK (×2) to securely change a one multiplied clock CLK (×1) of two routes to a two multiplied clock (×2) of one route.例文帳に追加

２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えられる。 - 特許庁

When receiving communication data in bit units used in start-stop synchronous serial communication, "a characteristic frequency division value with hardware characteristics taken into account based on a frequency division value calculated from a reference clock" relative to the number of clock cycles of a "counter clock derived from the reference clock by dividing its frequency" is calculated.例文帳に追加

調歩同期式のシリアル通信に用いられるビット単位の通信データの受信の際に、「基準クロックを分周したカウンタークロック」のカウンタークロック数に対する、「基準クロックから算出される分周値をもとにハード特性を考慮した特性分周値」を計算する。 - 特許庁

A clock controller comprises an asynchronous serial communication I/F section 116, FFs 117, 118, 119, and an AND circuit 120 for inputting an output signal S11 (clock control signal) of the FF 119 and a clock signal S1 and calculating the AND of the respective signals to output a control clock signal S12.例文帳に追加

クロック制御装置は、非同期シリアル通信Ｉ／Ｆ部１１６、ＦＦ１１７、１１８、１１９と、ＦＦ１１９の出力信号Ｓ１１（クロック制御信号）とクロック信号Ｓ１とを入力して互いの論理積をとって制御クロック信号Ｓ１２を出力する論理積回路１２０とを有する。 - 特許庁

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit.例文帳に追加

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。 - 特許庁

A serial-parallel converting circuit 3 is constituted of D flip-flops F/F1 to F/F6 which make data d1 to d6 in one of serial data WDATA which are stored in a ROM 2 a clock signal.例文帳に追加

ＲＯＭ２に格納された１つのシリアルデータＷＤＡＴＡ中のデータｄ１〜ｄ６をクロック信号とするＤフリップフロップＦ／Ｆ１〜Ｆ／Ｆ６からシリアル−パラレル変換回路３を構成する。 - 特許庁

The physical random number generating device has a physical random number generator 1, which is provided with a serial physical random number generator 2 for generating a serial random number according to a reference clock signal.例文帳に追加

物理乱数発生器１を有する物理乱数発生装置であって、物理乱数発生器１が、基準クロック信号に応じてシリアル乱数を生成するシリアル物理乱数発生器２を備える。 - 特許庁

The high-speed serial interface circuit includes first to N-th receiver circuits 10-1 to 10-N, a connection switching circuit 20, a serial/parallel conversion circuit 40, a sampling clock generating circuit 50, and a mapping change circuit 110.例文帳に追加

高速シリアルインターフェース回路は、第１〜第Ｎのレシーバ回路１０-1〜１０-N、接続切り替え回路２０、シリアル／パラレル変換回路４０、サンプリングクロック生成回路５０、マッピング変更回路１１０を含む。 - 特許庁

To provide an arrangement and method for a serial data transfer in a numerically controlled control system to improve an updating of an output value without leaving a serial data transfer mode or increasing a clock frequency.例文帳に追加

シリアルデータ転送モードをやめずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための構成及び方法を提供すること。 - 特許庁

The serial data from the signal line are sequentially latched on the basis of the clock signal SCK and the latched serial data are converted into parallel data RXD 0-7 on the basis of the load signal RXLD.例文帳に追加

前記信号線からの前記シリアルデータをクロック信号ＳＣＫに対応して順次ラッチし、ラッチした前記シリアルデータをロード信号ＲＸＬＤに基づいてパラレルデータＲＸＤ０〜７に変換する。 - 特許庁

The occurrence signals of m events, which occur in parallel, are inputted into the parallel input of a parallel-serial conversion register, and the parallel signals are converted into serial signals having clock signals of proper frequency.例文帳に追加

パラレル−シリアル変換レジスタのパラレル入力にパラレルに発生するｍ個の事象発生信号を入力し、このパラレル信号を適宜の周波数のクロック信号でシリアル信号に変換する。 - 特許庁

The communication section 14 transmits a synchronized signal before transmitting the serial signal, and the communication section 22 sets up a communication clock for serial communication on the basis of length of the synchronized signal received from the communication section 14.例文帳に追加

通信部１４は、シリアル信号を送信する前に同期信号を送信し、通信部２２は、通信部１４から受信した同期信号の長さに基づいて、シリアル通信の通信クロックを設定する。 - 特許庁

The pin reduction type debug tool 110 includes: a second clock generation circuit 170 generating a clock of the same baud rate as the first clock generation circuit; and a second asynchronous communication control circuit 180 performing communication control for performing transmission/reception of the debugging data with the target system by asynchronous type serial data transmission with the clock generated by the second clock generation circuit as an operation clock.例文帳に追加

省ピン型のデバッグツール１１０は、第１のクロック生成回路と同じボーレートのクロックを生成する第２のクロック生成回路１７０と、 第２のクロック生成回路で生成されたクロックを動作クロックとして、前記ターゲットシステムとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第２の非同期通信制御回路１８０とを含む。 - 特許庁

To adjust phase shift of clock signals to be supplied to flip-flops (FF) which latch data signals in a parallel-serial converter.例文帳に追加

パラレル−シリアル変換器において、データ信号をラッチするフリップフリップ（ＦＦ）に供給されるクロック信号の位相ずれを調整する。 - 特許庁

To provide a parallel/serial conversion circuit which achieves a low cost, a high speed and a high accuracy without using an ultrahigh speed clock.例文帳に追加

超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル／シリアル変換回路を提供すること。 - 特許庁

The data shift circuit 106 delays the phase of a frequency dividing clock 103 to delay timing of data retiming of serial-to-parallel conversion circuits 115, 116.例文帳に追加

データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。 - 特許庁

To provide a serial-parallel conversion circuit that can sufficiently secure a setup time even when a clock frequency is increased.例文帳に追加

クロック周波数を高くした場合においても、セットアップ時間を十分に確保することができるシリアル−パラレル変換回路の提供。 - 特許庁

A high-level data link controller module (HDLC-IP) 20 performs transfer control of the reception data (serial data) with the use of the reception clock.例文帳に追加

ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 - 特許庁

A phase detector 210 compares a synchronous clock signal with a phase of serial data and outputs a phase error signal corresponding to a comparison result.例文帳に追加

位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁

To provide a high-speed serial interface circuit capable of preventing unstable operation in clock non-transfer, and to provide an electronic apparatus that includes the circuit.例文帳に追加

クロック非転送時の不安定な動作を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供すること。 - 特許庁

A serial/parallel conversion circuit 30 converts a base band signal AN into 4-bit parallel data in response to the clock signals CLK1 and CLK2.例文帳に追加

シリアル／パラレル変換回路３０は、クロック信号ＣＬＫ１，ＣＬＫ２に応答してベースバンド信号ＡＮを４ビットのパラレルデータに変換する。 - 特許庁

To performs adjustment of clock frequency in an asynchronous serial communication of an oversample system at a low cost and with high precision.例文帳に追加

オーバーサンプル方式の非同期シリアル通信におけるクロックの周波数の調整を、低コストで精度高く行うことができるようにする。 - 特許庁

In an optical transmitter 10, a data signal in a serial form is serial/parallel converted, the data signal in a parallel form and a clock signal which is synchronized with the data signal in an original serial form are mutually frequency multiplexed, converted into an optical signal and transmitted.例文帳に追加

光送信装置１０では、シリアル形式のデータ信号をシリアル／パラレル変換し、当該パラレル形式のデータ信号と、クロック信号—元のシリアル形式のデータ信号に同期している—とを互いに周波数多重して、光信号に変換して送信する。 - 特許庁

An internal clock is given to serial/parallel conversion circuits 18, 20 serial/parallel-converting data given by a packet form and an interface circuit 22 decoding an output of the serial/parallel conversion circuits 18, 20 and outputting commands of ACT and the like to a DRAM core 26.例文帳に追加

内部クロックは、パケット形式で与えられるデータをシリアル−パラレル変換するシリアルパラレル変換回路１８、２０と、シリアルパラレル変換回路１８、２０の出力をデコードし、ＤＲＡＭコア２６に対してＡＣＴ等のコマンドを出力するインターフェイス回路２２とに与えられる。 - 特許庁

When a serial-parallel conversion unit 32 of a receiving circuit 30 converts a signal of the serial format to that of a parallel format synchronizing with a transmission clock CK_TRS, the signal is outputted to a succeeding circuit one by one according to the timing of each signal received in the serial form.例文帳に追加

受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。 - 特許庁

To solve the problem of the signal detection of a semiconductor integrated circuit which is adaptable to both the parallel control and the bidirectional serial control needing two terminals (DATA, CLOCK) in the bidirectional serial control and the same number of indicator terminals as the number of signals to be detected in the parallel control, resulting in the increase in the terminal number.例文帳に追加

パラレル制御と双方向シリアル制御の両方に対応する半導体集積回路の信号検出は、双方向シリアル制御の場合に２端子（DATA、CLOCK）、パラレル制御の場合は検出させる信号の数だけインジケーター端子が必要であり、端子数が増える。 - 特許庁

Since the frequency of the parallel data clock (P_CLK) is lower than that of a serial data clock (S_CLK), the first relay circuit 102 can use such delay element as presents a large delay amount.例文帳に追加

並列データ・クロック（Ｐ＿ＣＬＫ）の周波数は、直列データ・クロック（Ｓ＿ＣＬＫ）の周波数に比較して低いので、第１遅延回路１０２には大きな遅延量を提供できる遅延素子を使用可能になる。 - 特許庁

To provide a serial data communication device in which data are transferred at high speed without increasing a frequency of a reference clock even when a one-bit time is not an integer multiple of the reference clock.例文帳に追加

１ビット時間が基準クロックの整数倍とならない場合にも、基準クロックの周波数を上げることなくデータ転送を高速で行うことができるシリアルデータ通信装置を提供する - 特許庁

This serial type interface circuit is provided with gates (90, 92) stopping only clock operation of clocks of digital portions (64, 66) as keeping clock sources (626, 56) operating in addition to current interruption of an analog portion (62) of the interface circuit (52).例文帳に追加

インターフェイス回路（５２）のアナログ部分（６２）の電流ダウンのみならず、デジタル部分（６４、６６）のクロックを、クロック源（６２６、５６）は動作させたまま、クロック動作のみ停止させるゲート（９０、９２）を設けた。 - 特許庁

A staticizer circuit 40 of the receiving circuit 27B converts the transfer signal SD into the N_1-bit wide serial image signal PD by using the bit clock signal BCLK and the pixel clock signal PCLK.例文帳に追加

受信回路２７Ｂでは、直並列変換回路４０が、ビットクロック信号ＢＣＬＫと画素クロック信号ＰＣＬＫを用いて転送信号ＳＤをＮ_１ビット幅のシリアル画像信号ＰＤに変換する。 - 特許庁

A synchronizing clock circuit 22 (synchronizing signal generating apparatus for serial communication) comprises: a reference clock circuit 220; a phase comparator 221; a PLL filter 222; a VCO 223; and a frequency divider circuit 224.例文帳に追加

同期クロック回路２２（シリアル通信用同期信号発生装置）は、基準クロック回路２２０と、位相比較器２２１と、ＰＬＬフィルタ２２２と、ＶＣＯ２２３と、分周回路２２４とから構成されている。 - 特許庁

A second converter 12 converts the m-bit parallel data Dp of the clock frequency f×n outputted from the first converter 10 to 1-bit serial data Dout of the clock frequency f×n×m.例文帳に追加

第２変換部１２は、第１変換部１０から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータＤｏｕｔに変換する。 - 特許庁

The jitter exceeding a prescribed amount of jitter is superposed in the serial data input into the deserializer 106, as the jitter impressed to the reference clock signal is superposed to the multiplied clock signal.例文帳に追加

当該逓倍クロック信号には基準クロック信号に印加されたジッタが重畳されているためデシリアライザ１０６に入力されるシリアルデータには所定量のジッタを超える量のジッタが重畳されている。 - 特許庁

In the case of measuring jitter tolerance, the data selector 19 gives the output data DOUT[0:9] and the clock selector 20 gives the recovery clock RCLK to the parallel serial conversion circuit 15.例文帳に追加

ジッタトレランスを測定する場合には、パラレルシリアル変換回路１５には、データセレクタ１９から出力データＤＯＵＴ［０：９］が入力され且つクロックセレクタ２０からリカバリクロックＲＣＬＫが入力される。 - 特許庁

The apparatus includes a transmitter that diffuses a clock signal having a predetermined frequency and phase in terms of spectrum and transmits a serial data signal and a receiver that receives the serial data signal transmitted from the transmitter by the restoration of a clock and data and outputs at least one of the restored clock signal and the restored data.例文帳に追加

本発明に係るデータ転送装置は、所定の周波数及び所定の位相を有するクロック信号をスペクトラム拡散させ、シリアルデータ信号を送信する送信器と、送信器から送信されたシリアルデータ信号をクロック及びデータの復元により受信して、復元されたクロック信号と復元されたデータの少なくとも一方を出力する受信器とを有する。 - 特許庁

A reference clock signal CLK of a digital video signal is multiplied with a predetermined constant "K" to generate a carrier clock signal CLKout by a multiplexer 11 of a transmitting part 10, a parallel digital video signal is converted into a serial digital signal on the basis of the carrier clock signal CLKout, and this serial digital signal is converted into an optical signal and transmitted by an optical transmitting part 12.例文帳に追加

送信部１０のマルチプレクサ１１で、デジタル映像信号の基準クロック信号ＣＬＫを所定数“Ｋ”倍して搬送用クロック信号ＣＬＫoutを生成し、この搬送用クロック信号ＣＬＫoutに基づいてパラレルデジタル映像信号をシリアルデジタル信号に変換し、これを光送信部１２で光信号に変換して送信する。 - 特許庁

The data transfer control device 10 includes: an OUT-transfer transmitter circuit 22 which transmits OUT data by driving a serial signal line; a clock-transfer transmitter circuit 24 which transmits a clock signal CLK by driving the serial signal line; a PLL circuit 12 which generates the clock signal CLK; and a power-down setting circuit 260 which sets a power-down mode.例文帳に追加

データ転送制御装置１０は、シリアル信号線を駆動してＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路２２と、シリアル信号線を駆動してクロックＣＬＫを送信するクロック転送用トランスミッタ回路２４と、ＣＬＫを生成するＰＬＬ回路１２と、パワーダウンモードを設定するパワーダウン設定回路２６０を含む。 - 特許庁

To increase the reliability of a serial communication between microcomputers by suppressing the influence of an error at the time of mode switching and an error in the count value of a clock signal.例文帳に追加

マイクロコンピュータ間のシリアル通信で、モード切換え時の誤りや、クロック信号の計数値の誤りの影響を抑えて、信頼性を高める。 - 特許庁

Furthermore, a serial signal receiver 101 decodes the transfer signal 104 that is a ternary signal into reception clock 105 and reception data 106.例文帳に追加

また、シリアル受信装置１０１は、三値信号である転送信号１０４を復号化して受信クロック１０５と受信データ１０６を生成する。 - 特許庁

Thus, the input audio signal X is sequentially ADD-converted for each clock and a 1-bit serial digital audio signal is obtained as the output Y of the comparator 3.例文帳に追加

従って、１クロック毎に順次Ａ／Ｄ変換され、比較器３の出力Ｙとして１ビットのシリアルディジタル音声信号が得られる。 - 特許庁

Sending and receiving parts 23 and 24 of transmission equipments 2 and 3 exchange a serial signal including a clock signal of a frequency selected from multiple frequencies.例文帳に追加

伝送装置２，３の送受信部２３，２４は、複数の周波数から選択された周波数のクロック信号を含むシリアル信号を送受する。 - 特許庁

In addition, when the serial data are stored in the shift register 41, on respective gradations, data locking signals (CLOCK) with different frequencies are used.例文帳に追加

そして、シリアルデータをシフトレジスタ４１に格納する際には、各階調目ごとに、異なる周波数のデータクロック信号（ＣＬＯＣＫ）を使用する。 - 特許庁

A D-F/F 30 resamples serial sound data outputted from the P/S converter 26 with a quantized clock 32 for video data.例文帳に追加

Ｄ−Ｆ／Ｆ３０は、Ｐ／Ｓ変換器２６から出力されるシリアル音声データを、映像データ用量子化クロック３２により再サンプリングする。 - 特許庁

To provide a communication protocol and serial interface having an approximately fixed barrier clock and capable of adapting to a variety of communication rates.例文帳に追加

本発明は、略固定のバリアクロックを有し、様々な通信レートに対応することができる通信プロトコルおよびシリアルインターフェイスを提供する。 - 特許庁

To provide a reception device for securing an operation margin between a serial data signal and a sampling clock signal in a sampler block circuit.例文帳に追加

サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供する。 - 特許庁

To simultaneously realize supply of power or a clock and two-way communication of serial data by only two contacts in a contact type data carrier system.例文帳に追加

接触式データキャリアシステムにおいて、２個の接点のみで、電力やクロックの供給と、シリアルデータの双方向通信を同時に可能にする。 - 特許庁