「Serial Clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The serial communication interface is provided with: a baud rate generator (202) which counts the clocks for operation, and generates a reference clock for specifying unit transfer time based on the counted clocks for operation; and a transmission/reception controller (201) for performing transmission/reception control according to the generated reference clock.例文帳に追加

上記シリアルコミュニケーションインタフェースに、上記動作用クロックをカウントし、それに基づいて、上記単位転送時間を規定するための基本クロックを生成するボーレートジェネレータ（２０２）と、生成された基本クロックに従って送受信制御を行うための送受信コントローラ（２０１）とを設ける。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

When a fact that the packet communication mobile device 1 is transited to the stand-by state is detected, a clock stop request is transmitted to the packet communication mobile device 1 by an in-coming serial signal by the packet communication card 2.例文帳に追加

パケット通信カード２は、パケット通信移動機１がスタンバイ状態に移行したことを検出すると、クロック停止要求を上りシリアル信号によりパケット通信移動機１へ送信する。 - 特許庁

In synchronism with a serial clock signal SCK, the PWM value is serially transferred from the DSP 51 to 96 channels of shift registers 54, and also A-D values of the shift registers 54 are serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

To solve the following problem that the number of signal wires is increased even if data transfer for driving a recording head is performed by serial data transfer, or that electromagnetic interference is easily caused by turning a transfer clock into a higher frequency.例文帳に追加

記録ヘッドを駆動するためのデータ転送をシリアルデータ転送で行なっても信号線数が多くなったり、あるいは、転送クロックの高周波数化によって電磁干渉を生じやすくなる。 - 特許庁

To obtain a serial data communication equipment and a communicating method, which use two transmission lines consisting of a unidirectional data output transmission line and data input transmission line and perform transmission and reception in clock synchronization.例文帳に追加

単方向のデータ出力伝送線とデータ入力伝送線とからなる２本の伝送線を使用し、クロック同期で送受信するシリアルデータ通信装置および通信方法を提供する。 - 特許庁

The PWM value is serially transformed from the DSP 51 to a shift register 54 of 96 channels, in synchronization with a serial clock signal SCK, and the A/D value of the shift register is serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

Every time a memory 2 receives a clock C from the PLD 1, the memory 2 gives serial data D to set a circuit function and the PLD 1 uses the data D and completes initializing.例文帳に追加

メモリ２はＰＬＤ２からクロックＣを供給されるごとにＰＬＤ１に回路機能を設定するシリアルデータＤをＰＬＤ１に供給し、ＰＬＤ１はデータＤを用いて初期化設定を完了させる。 - 特許庁

Input serial data Din are supplied from an input terminal 105 to a signal phase converter 104, and a clock CL synchronizing with each bit of the data Din is inputted from the input terminal 106 to the signal phase converter 104.例文帳に追加

信号位相変換器１０４に、入力端子１０５から入力シリアルデータＤinを供給し、入力端子１０６からデータＤinの各ビットに同期したクロックＣＬを入力する。 - 特許庁

PMAs 11, 15 carry out recovery of a clock from a GbE [Gigabit Ethernet (R)] signal received from ports 1, 2, serial/parallel conversion of the signal, and detection of input interruption.例文帳に追加

ＰＭＡ１１，１５はポート１，２から入力されるＧｂＥ［Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）］信号からクロックの再生、信号のシリアル−パラレル変換、及び入力断の検出を行う。 - 特許庁

To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal.例文帳に追加

ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。 - 特許庁

The cables 3A, 3B have relay buffer 4 at every several meters and collect wave form distortion due to losses of the passes by buffering of the serial data and the clock transmitted via the buffer 4.例文帳に追加

電気ケーブル３Ａ，３Ｂでは、数ｍ毎に、中継バッファ４を設け、この中継バッファ４で伝送されてきたシリアルデータやクロックをバッファリングなどして伝送線路の損失による波形歪みを補正する。 - 特許庁

Upon power up, a power up controller and an electrical fuse controller 120 sense data at the portion of the electrical fuses 150 and direct serial transfer of the data to a PLL circuit 195 under the reference clock.例文帳に追加

パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラ１２０は、電気ヒューズ１５０の一部分におけるデータを感知し、基準クロック下のＰＬＬ回路１９５への直列転送を指示する。 - 特許庁

A shift register 11 of a signal extract section 1 applies serial/ parallel conversion to a control signal (a) based on a clock (CLK) signal (b) and a flip-flop 12 latches a check pattern (e) based on a TMG signal (d).例文帳に追加

制御信号ａは信号抽出部１のシフトレジスタ１１においてクロック（ＣＬＫ）信号ｂにより、シリアル・パラレル変換され、ＴＭＧ信号ｄによりフリップフロップ１２にてチェックパターンｅがラッチされる。 - 特許庁

A selector (37) switches and selects screen A display data and a screen B display data, which are inputted in parallel, per pixel data in accordance with the pixel display clock signal to convert them to serial data and outputs a conversion result.例文帳に追加

セレクタ（３７）は、画素表示クロック信号に従い、並列入力された画面Ａ表示データと画面Ｂ表示データを画素データ単位に切替え選択して並直変換出力する。 - 特許庁

Display data DATA, a start pulse YST, a clock YCK, etc., are inputted from a controller to a display panel DP, and a gate line driving circuit GD outputs a serial output signal from a built-in shift register.例文帳に追加

コントローラから表示パネルＤＰに表示データＤＡＴＡ、スタートパルスＹＳＴ、クロックＹＣＫ等が与えられ、ゲート線駆動回路ＧＤが内蔵するシフトレジスタよりシリアルアウト信号を出力する。 - 特許庁

Video data VD transmitted from a main controller MC which includes an image processing part 100 to a head controller HC which includes a head control module 400 are transmitted as serial signals with clock components superposed.例文帳に追加

画像処理部１００を含むメインコントローラＭＣからヘッド制御モジュール４００を含むヘッドコントローラＨＣへ送信するビデオデータＶＤを、クロック成分を重畳したシリアル信号として送信する。 - 特許庁

In the conversion part 4, the data inputted from the communication device 2 are sampled at fixed clock timing, converted to serial data by multiplexing a waveform and outputted through a transmission line 1 to a conversion part 5.例文帳に追加

変換部４は、通信装置２から入力されるデータを一定クロックタイミングでサンプリングし、波形を多重化することによりシリアルデータに変換し、伝送路１を介して変換部５に出力する。 - 特許庁

The cycle time of one input circuit can be made long by sequentially distributing and inputting serial data to be supplied to the external input terminal by the clock signals with different phases.例文帳に追加

外部入力端子に供給されるシリアルデータを位相の異なるクロック信号で順次入力回路に振り分けて入力することで一つの入力回路のサイクルタイムを長くすることができる。 - 特許庁

A clock signal to be supplied to a receipt IC 20 is delayed by a programmable delay line 41 for regulating operation timing in transfer of serial data from a transmission IC 10 to the receipt IC 20.例文帳に追加

送信ＩＣ１０から受信ＩＣ２０にシリアルデータを転送する際の動作タイミングを調整するために、受信ＩＣ２０に供給するクロック信号をプログマブルディレイライン４１によって遅延させる。 - 特許庁

A timing generation part 109 generates a clock for transmitting the data from the parallel-serial conversion part 108 and signals for indicating delimitation of each raster and that of one screen data, and sends them to the LED panel.例文帳に追加

タイミング生成部１０９は、パラレルシリアル変換部１０８からのデータ伝送用クロックと、各ラスターの区切り及び１画面分のデータ区切りを示す信号を生成し、ＬＥＤパネルへ送る。 - 特許庁

Tester channels 301 to 30n are given serial patterns output from scan data memories SDM in synchronous with a cycle clock and primary patterns output from pattern memories so as to generate test patterns.例文帳に追加

テスタチャネル３０１〜３０ｎは、サイクルクロックに同期してスキャンデータメモリＳＤＭから出力されるシリアルパターンと、パターンメモリから出力されるプライマリパターンとを与えられて、テストパターンを発生していく。 - 特許庁

A prescribed data pattern is loaded to a shift register 11, data are shifted by feeding back data of a parallel output port 8 to an serial input port, and an output of the port 8 is used for a clock CK that is not synchronized.例文帳に追加

シフトレジスタ１１に所定のデータパターンをロードし、パラレル出力のポート８をシリアル入力ポートに帰還してデータをシフトさせ、ポート８の出力をもって、未同期のクロックＣＫとする。 - 特許庁

Serial data DT1 to DT3 to be transmitted include a first data term (display term) TDSPL and a second data term (blank term) TBLNK, and a reference clock REFCLK to be transmitted in parallel with the serial data DT1 to DT3 has a different duty ratio for the first data term from that for the second data term.例文帳に追加

伝送すべきシリアルデータＤＴ１〜ＤＴ３は第１のデータ期間（表示期間）ＴＤＳＰＬと第２のデータ期間（ブランク期間）ＴＢＬＮＫとを含み、シリアルデータＤＴ１〜ＤＴ３と並列に伝送される参照クロックＲＥＦＣＬＫは、第１のデータ期間と第２のデータ期間とでデューティ比が異なる。 - 特許庁

In the case of transmitting interphone serial data C from a transmitter side 1 to a receiver side 2 by using a communication enable signal A and a communication clock signal B, the transmitter side transmits the communication enable signal and the communication clock signal at different levels on the same line, and the receiver side discriminates the communication enable signal and the communication clock signal at different threshold levels Ea, Eb respectively and receives the discriminated signals.例文帳に追加

通信イネーブル信号Ａと通信クロック信号Ｂを用いてインターホンシリアルデータＣを送信側１から受信側２に伝送するにあたり、送信側から通信イネーブル信号と通信クロック信号をそれぞれ異なるレベルで同一線上で送信し、受信側において通信イネーブル信号と通信クロック信号をそれぞれ異なる閾値Ｅａ、Ｅｂで弁別して受信する。 - 特許庁

Pixel data of a VGA signal are shifted by a shift register 10 synchronously with a clock CLK1, and the pixel data by one line stored in the shift register 10 are loaded to a parallel serial converter 11 synchronously with a clock whose frequency is a half of the horizontal scanning frequency of the VGA signal and equal to a horizontal scanning frequency of the VGA signal and read synchronously with a clock CLK2.例文帳に追加

ＶＧＡ信号のピクセルデータがクロックＣＬＫ１に同期してシフトレジスタ１０でシフトされ、そのシフトレジスタ１０に格納された１ライン分のピクセルデータが、ＶＧＡ信号の水平走査周波数の１／２倍の、テレビ映像信号の水平走査周波数と等しいクロックに同期してパラレルーシリアル変換器１１にロードされてＣＬＫ２に同期して読み出し出力する。 - 特許庁

A serial data storage device 11 stores data, serially inputted from the outside of the device in accordance with a synchronizing clock signal and outputs stored packet data, when storing of data of the L-bit length in total is completed.例文帳に追加

シリアルデータ格納装置１１は、同期クロック信号に従って装置外部からシリアルに入力されてくるデータの格納を行い、合計Lビット長のデータが蓄積されると、蓄積されたパケットデータを出力する。 - 特許庁

To correct disorder of a waveform period at the time of transmission of a serial digital signal at a fixed clock rate by using a low-cost and flexible device capable of being integrated and to easily correct the disorder even in the case of a wide transmission rate width.例文帳に追加

固定クロックレートのシリアルデジタル信号の伝送時の波形周期の乱れを、ローコスト且つフレキシブルな集積化が可能なデバイスを用いて補正し、しかも伝送レート幅が広い場合にも容易に補正する。 - 特許庁

This I/O interface provides multiple serial data lines each with an embedded clock to provide sufficient data handling capacity to accommodate high data rates that are associated with high-speed data converters.例文帳に追加

Ｉ／Ｏインターフェースは、埋め込まれたクロックを各々が有する複数のシリアルデータ線を提供して、高速データ変換器に関連付けられた高データレートに対応するための十分なデータ処理能力を提供する。 - 特許庁

To provide a preprocessing circuit and a data transfer method that can accurately transfer a serial data signal at a high speed in synchronism with the same clock signal to many receiving terminals.例文帳に追加

シリアルデータ信号を多数の受信端へ同一のクロック信号に同期させて正確且つ高速に、しかも信号バス幅を増大させることなく転送することを可能にする前処理回路及びデータ転送方法を提供する。 - 特許庁

A test clock signal TCK, a test reset signal TRST, a test mode select signal TMS, and a serial data input signal TDI are outputted from a protocol converter 102 having received a signal from a host computer 101.例文帳に追加

ホストコンピュータ１０１からの信号を受信したプロトコル変換器１０２から、テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩが出力される。 - 特許庁

By using an asynchronus logic without another required high frequency clock system, a high-speed serial synchronous processing can be parallel from the side of a slow synchronous system in the slow synchronous system to it.例文帳に追加

このように、高速直列同期処理は、必要とされる他の高周波クロックシステムなしに、非同期ロジックを使用することによってそれに対して遅い同期システムにおける遅い同期システムの面から並列にできる。 - 特許庁

The first digital interface transmits a digital imaging signal by means of serial data comprising a start bit, data related to an imaging signal, and a stop bit in this order, and the second digital interface transmits a basic clock signal.例文帳に追加

第１のディジタルインターフェースでは、ディジタル撮像信号を、スタートビット、撮像信号に係るデータ、ストップビットの順で構成されるシリアルデータで伝送し、第２のディジタルインターフェースでは、基本クロック信号を伝送している。 - 特許庁

To provide a phase synchronization circuit for preventing a jitter characteristic of an SDI (Serial Digital Interface) signal from deteriorating and the followability of PCR(Program Clock Reference)-PLL (Phase Locked Loop) control from deteriorating even when a stream having relatively large PCR jitter is received.例文帳に追加

ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。 - 特許庁

As the result of decision (704), when they are adapted to the combination of preliminarily decided CPU clock and serial ID, start continues (705), and when they are not adapted, an error code is displayed (711), and start is inhibited (712).例文帳に追加

判定（７０４）の結果、予め決められたＣＰＵクロックとシリアルＩＤの組み合わせに適合する場合には起動を続行する（７０５）が、適合しない場合はエラーコードを表示し（７１１）、起動しないようにする（７１２）。 - 特許庁

The S/P conversion circuit is provided with: the elastic store 1 for processing received serial data in response to a phase of an internal clock and providing an output of data at a slowed-down operating speed; and S/P conversion circuits 2a to 2d for converting the data from the elastic store 1 into parallel data.例文帳に追加

シリアルデータを内部のクロック位相に乗せ換え、動作速度を落として出力するエラスティックストア１と、エラスティックストア１からのデータをパラレルデータに変換するＳ／Ｐ変換回路２ａ〜２ｄとを備えた。 - 特許庁

Data from a memory block in which data can be transmitted most quickly out of the plurality of memory blocks is output initially, and they are output in serial in the fixed order synchronizing with the both edge of the clock.例文帳に追加

上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。 - 特許庁

The decoder 1 converts the serial digital video data to parallel digital video data and outputs a clock signal CK, horizontal synchronizing data H, vertical synchronizing data V, and a data enable signal DE.例文帳に追加

デコーダ１は上記シリアル形式のディジタル映像データをパラレル形式のディジタル映像データへ変換するとともに、クロック信号CK、水平同期データＨ、垂直同期データＶ、及びデータイネーブル信号DEそれぞれを出力する。 - 特許庁

The circuitry can also operate at any frequency in a wide range of frequencies, and can make use of reference clock signals having any of several relationships to the parallel data rate and/or the serial data rate.例文帳に追加

その回路網は、また、広範囲の周波数の任意の周波数で動作でき、パラレルデータ速度および／またはシリアルデータ速度との幾つかの関係のいずれをも有する基準クロック信号を使用することもできる。 - 特許庁

To bring data SDAT (soft discrimination data) and data HDAT (hard discrimination data) regenerated from demodulation data of a demodulation section 10 configured in a DSP into consecutive serial data synchronous with an SBCK (symbol clock).例文帳に追加

ＤＳＰ内に構成された復調部１０の復調データから再生するＳＤＡＴ（軟判定データ）及びＨＤＡＴ（硬判定データ）を、ＳＢＣＫ（シンボルクロック）に同期させた連続的なシリアルデータとすること。 - 特許庁

If the data of N bit is outputted in serial data with horizontal signal lines 282 of P units, with the number of columns of a pixel part being C and the number of horizontal blanks being B, the total output clock number becomes "(C+B)*N/P".例文帳に追加

この際には、画素部の列数Ｃ、水平ブランク数Ｂとし、ＮビットのデータをＰ本の水平信号線２８２でシリアルデータにして出力する場合は、総出力クロック数は、“（Ｃ＋Ｂ）＊Ｎ／Ｐ”となる。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

In the transmitter 10 on the transmission side, a data signal 1b and a clock signal 1c, to which oversampling processing is performed, are separated by a switching circuit 12, and a synchronized serial signal 1d(2g) and a clock signal 1e (2h), input from the relay transmission path in the station, are transmitted to a staff circuit 13.例文帳に追加

送信側伝送装置１０では、局設定信号１fが中継局の場合、オーバーサンプリング処理されたデータ信号１b及びクロック信号１cが切替回路１２で切り離され、局内中継伝送路から入力する同期されたシリアル信号１d（２g）及びクロック信号１e（２h）がスタッフ回路１３に送られている。 - 特許庁

Also, the data reception shift clock (S201) is made a data transmission shift clock (S201), and serial data (S203) from a data transmission shift register 7 are transmitted by a transmission control circuit 5 by transmitting data with a duty cycle opposite to that in a communication system, whereby data with a normal duty cycle can be transmitted to a communication device on the other end.例文帳に追加

また、このデータ受信シフトクロック（Ｓ２０１）をデータ送信シフトクロック（Ｓ２０１）としてデータ送信シフトレジスタ７からのシリアルデータ（Ｓ２０３）を送信制御回路５で通信システム上とは逆のデューティ比をもったデータを送信することで、相手側通信装置に正常なデューティ比をもったデータを送信できる。 - 特許庁