「Wordlines」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The method for programming the NAND-type flash memory device comprises a first process for applying first voltage to one or more unselected wordlines, a second process for applying a predetermined bitline voltage to an unselected bitline, and a third process for applying a second voltage to the un-selected wordlines and applying a third voltage to a selected wordline out of the wordlines.例文帳に追加

ナンド型フラッシュメモリ装置で、プログラミング法は、ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加する第１過程と、ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加する第２過程と、前記非選択のワードラインには第２電圧、前記ワードラインのうち選択されたワードラインには第３電圧を印加する第３過程とを備える。 - 特許庁

The semiconductor memory device comprises: a plurality of dummy wordlines independently formed with normal wordlines; a plurality of dummy wordline drivers for driving the dummy wordlines; a plurality of control circuits for controlling the dummy wordline drivers; a plurality of comparing units for comparing a voltage level of the dummy wordline and the predetermined reference voltage level; and a plurality of units for outputting signals outputted from the comparing units to the outside.例文帳に追加

半導体メモリ装置において、ノーマルワードラインと別に形成されるダミーワードラインと、前記ダミーワードラインを駆動するダミーワードラインドライバと、前記ダミーワードラインドライバを制御する制御回路と、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを含む。 - 特許庁

The display memory (RAM block 200) includes a plurality of wordlines WL, a plurality of bitlines BL, and a plurality of memory cells MC.例文帳に追加

表示メモリ（ＲＡＭブロック２００）は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣとを含む。 - 特許庁

By this arrangement, the reduction in resistance values of wordlines from the word drive circuit to a memory cell and also suppression of variance in resistance values of wordlines from the word drive circuit to each memory cell at the same column position are attained while evading short circuits of the pieces of low resistance wiring related to the adjacent rows.例文帳に追加

これによって隣接行に係る低抵抗配線同士のショートを回避しつつ、ワードドライブ回路とメモリセルまでのワード線抵抗値の低減、並びにワードドライブ回路と同一列位置における各メモリセルまでのワード線抵抗値のバラツキの抑制が図られる。 - 特許庁

A phase change memory element comprises a semiconductor substrate of first conduction type, and a plurality of wordlines arranged on the semiconductor substrate.例文帳に追加

相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。 - 特許庁

A wordline drive circuit 21 for driving each of wordlines (22a, 22b, 22c, 22d,...) is arranged in one direction only of single side of a memory cell array 10.例文帳に追加

各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）をドライブするワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向のみに配置する。 - 特許庁

The switching elements are coupled to one-side ends of the shared interconnecting wires in a shared manner and respectively coupled to the opposing ends to the plurality of wordlines.例文帳に追加

各切り換え素子は、共有相互接続線の一端に共通に結合され且つ複数のワードラインの対向端に個別に結合される。 - 特許庁

A wordline control circuit WS is arranged, and a clock signal CLK is applied to the gate of a cell transistor connected to respective wordlines in common.例文帳に追加

ワード線制御回路ＷＳを配置して、各ワード線に共通接続されたセルトランジスタのゲートにクロック信号ＣＬＫを印加している。 - 特許庁

A gap region between the wordlines, that between the first semiconductor patterns, and that between the second semiconductor patterns are filled up with insulating film.例文帳に追加

前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。 - 特許庁

Each of the wordlines is selectively coupled to shared interconnecting lines 690 and 692 of low resistance via selected one of a plurality of switching elements 700 to 714.例文帳に追加

各ワードラインは、複数の切り換え素子７００−７１４のうちの選択された１つを介して低抵抗の共有相互接続線６９０、６９２に選択的に結合される。 - 特許庁

To provide a semiconductor storage device of which the ground potential can be stably held even when a plurality of wordlines are driven at once.例文帳に追加

本発明は、複数のワード線を一度に駆動した場合でもグランド電位を安定に保持することができる半導体記憶装置を提供することを目的とする。 - 特許庁

The plate line driver and the above column decoder are controlled by a drive and control circuit 14, and difference of potential is impressed between a plate line and a bit line in a state in which a plurality of wordlines are turned off.例文帳に追加

そして、駆動及び制御回路１４でプレート線ドライバ及び前記カラムデコーダを制御し、複数本のワード線をＯＦＦした状態で、プレート線とビット線間に電位差を印加する。 - 特許庁

Then, the potential of the channel is boosted by applying a potential Vpass from the row control circuit to wordlines WL1 to SL3 and a potential Vpgm to a wordline WLO.例文帳に追加

その後、チャネルの電位は、ロウ制御回路からワード線ＷＬ１〜ＷＬ３にＶｐａｓｓ電位が、ワード線ＷＬ０にＶｐｇｍ電位が、それぞれ印加されることにより、ブーストアップされる。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

To contribute to improvement of yield of products and reliability by enabling minute adjustment of timing of activation of wordlines of first and second ports during a test, by enabling a test in the worst case, and by improving accuracy of a test.例文帳に追加

テスト時、第１、第２のポートのワード線の活性化のタイミングの微調整を可能とし、ワーストケースでのテストを可能とし、テストの精度を向上し、製品の歩留まり、信頼性の向上に貢献する。 - 特許庁

This structure includes N pieces of bit lines, M pieces of first wordlines, M×N pieces of first storage cells, second wordline, N pieces of second storage cells, sense amplifier, N pieces of first transistors, N pieces of second transistors, and an enable line.例文帳に追加

Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。 - 特許庁

Two wordlines in the wordline 34 group are simultaneously selected on prescribed conditions by using column decoders 31 and 32, stored data of the selected memory cell 20 is read to the bit line 35 group and the bit line 36 group simultaneously.例文帳に追加

行デコーダ３１、３２などを用いて、ワード線３４群のうちの２つのワード線を所定の条件で同時に選択し、この選択されたメモリセル２０の格納データを、ビット線３５群とビット線３６群とに同時に読み出すようになっている。 - 特許庁

In a method and equipment for improving the speed of a wordline in a memory device, the wordline structure comprises a main wordline 610 for selectively splitting a main wordline signal and a plurality of wordlines 678 to 684 selectively coupled to the main wordline.例文帳に追加

メモリ・デバイスにおけるワードラインの速度を改善する方法及び装置において、ワードライン構造は、主ワードライン信号を選択的に分配する主ワードライン６１０と、主ワードラインに選択的に結合される複数のワードライン６７８−６８４とを備える。 - 特許庁

To provide a semiconductor storage device having multilayer wiring structure wherein restriction of a conventional multilayer wiring structure of main wordlines and YS lines is pointed out, and limit concerning the number of wiring lines due to the restriction can be eliminated.例文帳に追加

メインワード線及びＹＳ線を多層に配線した従来の配線構造による制約を指摘し、当該制約による配線数の制限をなくすことができる多層配線構造を有する半導体記憶装置を提供することである。 - 特許庁

The integrated circuit device includes a RAM block 200 including a plurality of wordlines WL1 and WL2 and a plurality of bitlines and data line driver block 100A and 100B which drive a plurality of data line groups of a display panel based on data supplied from the RAM block 200.例文帳に追加

集積回路装置は、複数のワード線ＷＬ１、ＷＬ２と複数のビット線を含むＲＡＭブロック２００と、ＲＡＭブロック２００から供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロック１００Ａ、１００Ｂとを有する。 - 特許庁

In the semiconductor storage device having the multilayer wiring structure wherein series selecting lines (YS) extended in a Y direction and main wordlines (MWL) extended in an X direction are subjected to multilayer wiring, the semiconductor storage device having structure wherein a wiring layer of the YS is arranged lower than a wiring layer of the MWL can be obtained.例文帳に追加

Ｙ方向に延びる列選択線（ＹＳ）と、Ｘ方向に延びるメインワード線（ＭＷＬ）とを多層配線した多層配線構造を有する半導体記憶装置において、ＹＳの配線層をＭＷＬの配線層よりも下層に配置した構造を有する半導体記憶装置が得られる。 - 特許庁

The method of erasing data in a flash memory device includes a step of generating wordline bias voltages which are different from one another, an erasing step of applying the wordline bias voltages which are different from one another to a plurality of wordlines and applying an erasing voltage Vera to the bulk region of memory cells, and a step of verifying erased states.例文帳に追加

フラッシュメモリ装置の消去方法は、互いに異なるワードラインバイアス電圧を生成する段階と、前記互いに異なるワードラインバイアス電圧を前記複数のワードラインに印加し、消去電圧Ｖｅｒａをメモリセルのバルク領域に印加する消去段階と、消去状態を検証する段階とを含む。 - 特許庁

The NOR flash memory device has a plurality of active regions 110 extending straight in parallel with a predetermined direction on a substrate; and a plurality of memory cells formed on the active regions, each of which is determined by a contact between a wordline chosen from a plurality of wordlines 130 and a bit line chosen from a plurality of bit lines 330.例文帳に追加

基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。 - 特許庁

In the semiconductor memory device, at least one non-activated wordline neighboring the activated wordline and remaining non-activated wordlines are driven with different wordline driving voltage levels during a period of time that the activated wordline is driven at a high voltage level by applying and selecting an active command.例文帳に追加

本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。 - 特許庁

With such constitution, the write data signals are directly output to the readout bit line pairs RBL, RBLB from the pull-up circuit 100, even if potential differences of signals output to the readout bit line pairs RBL, RBLB from selected bit line pairs BLj, BLBj are not sufficient, by a lag between drive timing of wordlines WLi and selection timing of the bit line pairs BLj, BLBj by selection signals RYj.例文帳に追加

これにより、ワード線ＷＬｉの駆動タイミングと選択信号ＲＹｊによるビット線対ＢＬｊ，ＢＬＢｊの選択タイミングのずれによって、選択されたビット線対ＢＬｊ，ＢＬＢｊから読み出しビット線対ＲＢＬ，ＲＢＬＢに出力される信号の電位差が十分でなくても、プルアップ回路１００から読み出しビット線対ＲＢＬ，ＲＢＬＢに書き込みデータ信号が直接出力される。 - 特許庁