「bit parallel」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

In a data parallel distribution system wherein a plurality of mirror servers are disposed on a network and a plurality of servers are used for distribution responding to each distribution request to reduce a transfer bit rate of each flow, a server disposition designing device 102 and a server selection designing device 103 are provided, and nodes where servers are to be disposed are selected so as to minimize the maximum link utilization.例文帳に追加

ネットワーク上に複数のミラーサーバを配置し、各配信要求に対して配信に複数のサーバ用いることで各フローの転送ビットレートを低減するデータ並列配信システムにおいて、サーバ配置設計装置１０２とサーバ選択設計装置１０３を設け、最大リンク使用率を最小化するよう、サーバを配置するノードの選択を行う。 - 特許庁

Serial signal light emitted from an optical fiber 12 and converted into parallel signal light 26 by a lens 14 is made incident on an optical switch thin film 18 via a mask member 16 on which a plurality of mask patterns with transmission parts and non-transmission parts, transmitting or cutting off one bit of the signal light, disposed thereon so as to form respectively different patterns are formed.例文帳に追加

光ファイバー１２から射出されたシリアル信号光は、レンズ１４により平行信号光２６とされ、１ビット分の信号光を透過又は遮断する透過部及び非透過部を互いに異なるパターンとなるように配置した複数のマスクパターンが形成されたマスク部材１６を介して光スイッチ薄膜１８に照射される。 - 特許庁

A computing element 15 identifies the peak in the amount of received light for the convergence spot SP by using numerical value data; output as serial data from the linear sensor 14, of the amount of the light received for each of 102 light-receiving elements 18; and calculates the distance to the object A1 to output a calculated result as 4-bit parallel data through output terminals OUT1-OUT4.例文帳に追加

演算素子１５は、リニアセンサ１４からシリアルデータで出力される１０２個の受光素子１８のそれぞれの受光量の数値データを用いて収束スポットＳＰの受光量ピークを識別して、測定対象Ａ１までの距離を演算し、演算結果を出力端子ＯＵＴ１〜ＯＵＴ４を通じて４ビットのパラレルデータで出力する。 - 特許庁

The memory array has nonvolatile memory cells, in which a write voltage is applied from a write selection word line according to an address signal in the write operation and also a write current is supplied from a transistor (TR6) switching controlled by a write selection bit line and the parallel write restriction circuit according to logical values of write data.例文帳に追加

メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択ビット線と並列書き込み制限回路によりスイッチ制御されるトランジスタ（ＴＲ６）から書き込み電流が供給される不揮発性メモリセルを有する。 - 特許庁

When received soft decision data corresponding to a final bit of a coded data stream subjected to convolution coding by adding a specific signal to an end of a transmission signal are received and contents of a path memory (14) are updated, and a shift register (38) captures contents latched by a memory group corresponding to the specific signal stored in the path memory in parallel and sequentially and serially outputs the contents.例文帳に追加

伝送信号の末尾に特定信号を付加して畳み込み符号化された符号化データ列の、最後のビットに対応する受信軟判定データが入力されパスメモリ（１４）の更新がなされた時点で、パスメモリの特定信号に対応するメモリ群のラッチ内容をシフトレジスタ（３８）に並列に取り込み、順次直列に出力することとした。 - 特許庁

To accomplish a simpler and more robust deskew system capable of operating over a wider range of input values with greater accuracy and over a broader range of temperatures regarding a system which performs automatic deskew tuning and alignment across high-speed, parallel interconnections in a high performance digital system to compensate for inter-bit skew.例文帳に追加

ビット間スキューを補償するべく高性能ディジタルシステム内で高速並列相互接続を経由して自動スキュー除去同調および整列を実施するシステムに関し、より高い精度でより広い入力値範囲にわたり、かつ、より広い温度範囲にわたって動作可能な、より単純でより頑強なスキュー除去システムを実現する。 - 特許庁

To obtain a simpler and more robust deskew system capable of operating over a wider range input values with greater accuracy and over a broader range of temperature regarding a system for performing automatic deskew tuning and alignment across high-speed, parallel interconnection in a high performance digital system to compensate for inter-bit skew.例文帳に追加

ビット間スキューを補償するべく高性能ディジタルシステム内で高速並列相互接続を経由して自動スキュー除去同調および整列を実施するシステムに関し、より高い精度でより広い入力値範囲にわたり、かつ、より広い温度範囲にわたって動作可能な、より単純でより頑強なスキュー除去システムを実現する。 - 特許庁

In a NAND-type EEPROM, wirings CS1, CS2 are newly provided parallel to bit lines BL1, BL2 and disposed so as to be embedded in element isolation regions of an STI structure, and at writing, a prescribed potential Vcs (Vcc<Vcs<Vpass) is given to lessen wrong write of non-selected cells from being written in.例文帳に追加

ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ビット線ＢＬ１，ＢＬ２と平行に位置する配線ＣＳ１，ＣＳ２を新たに設け、且つこの配線をＳＴＩ構造の素子分離領域中に埋め込むように配置し、書き込み時に所定の電位Ｖcs（Ｖcc＜Ｖcs＜Ｖpass）を与えることによって、非選択セルが誤って書き込まれるのを低減することを特徴としている。 - 特許庁

In an 8-valued NAND type multivalued flash memory designed to execute the multivalued parallel write with the bit line voltage set according to write data, a pulse-like word line voltage is applied to a word line to write while the pulsewidth of an effective word line voltage corresponding to the time taken for substantially writing data in memory cells to be written is controlled according to the write data.例文帳に追加

書き込みデータに応じてビット線電圧を設定し、多値並列書き込みを行うようにした８値のＮＡＮＤ型多値フラッシュメモリにおいて、ワード線にパルス状のワード線電圧を印加して書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御する。 - 特許庁

The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL.例文帳に追加

抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。 - 特許庁

This parallel A/D converter is provided with a reference voltage generating circuit having respectively different voltage values for outputting (m) ((m) is an integer of ≥2) reference voltages corresponding to the bit accuracy of a digital output signal, (n) ((n) is an integer smaller than (m)) comparators and an encoder for outputting the digital output signal by encoding the output of (n) comparators.例文帳に追加

本発明の並列型Ａ／Ｄ変換器は、各々異なる電圧値を有し、デジタル出力信号のビット精度に応じてｍ（ｍは２以上の整数）個の参照電圧を出力する参照電圧発生回路と、ｎ（ｎはｍよりも小さい整数）個の比較器と、前記ｎ個の比較器の出力を符号化して前記デジタル出力信号を出力する符号器とを備える。 - 特許庁

The camera module 1 directly outputs a digital image output signal S1 picked up by a sensor unit 11 and outputted to an output unit 14 with parallel communication by conversion by an A-D converter 12 to a principal unit 2 and also outputs a digital image output signal S3 from which predetermined subordinate bit data are subtracted to a CPU 13 for adjusting the sensor unit 11 by controlling an actuator.例文帳に追加

カメラモジュール１は、センサ部１１で撮像されＡ／Ｄ変換部１２で変換されてパラレル通信で出力部１４に出力されるデジタル画像出力信号Ｓ１をそのまま本体ユニット２に出力するとともに、アクチュエータ１５を制御してセンサ部１１を調整するＣＰＵ１３に所定の下位ビットデータを間引いたデジタル画像出力信号Ｓ３を出力する。 - 特許庁

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁