「bit parallel」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Also, a serial/parallel interface circuit 7 is provided with an ECC check bit detection and correction function and a reception side interface function to parallel data and performs error detection and error correction by detecting the ECC check bit of the address, of the data and of the command.例文帳に追加

また、シリアル・パラレルインタフェース回路７は、ＥＣＣチェックビット検出および訂正機能と、パラレルデータへの受信側インタフェース機能とを有し、アドレス、データおよびコマンドのＥＣＣチェックビット検出を行うことによりエラー検出を行うと共にエラー訂正を行う。 - 特許庁

To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.例文帳に追加

本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁

For example, a semiconductor device has dummy bit lines DBL1 and DBL2 arranged in parallel with a normal bit line BL and column direction load circuits CLBn[1] to CLBn[x] which are sequentially connected on DBL1 and DBL2.例文帳に追加

例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。 - 特許庁

First wiring patterns SLD formed in parallel with these bit lines and in the same wiring layer are disposed between the bit lines BL0 to BLn, NBL0 to NBLn in the sub-arrays 8, 8.例文帳に追加

各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。 - 特許庁

Because each side of the coil 22 is disposed so as not to be parallel to a word line 14 and a bit line 15, crosstalk between the coil 22, and the word line 14 and bit line 15 can be minimized.例文帳に追加

コイル２２の各辺は、ワード線１４及びビット線１５に対して平行でないように配置したので、コイル２２とワード線１４及びビット線１５とのクロストークを小さくすることができる。 - 特許庁

A second converter 12 converts the m-bit parallel data Dp of the clock frequency f×n outputted from the first converter 10 to 1-bit serial data Dout of the clock frequency f×n×m.例文帳に追加

第２変換部１２は、第１変換部１０から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータＤｏｕｔに変換する。 - 特許庁

Each data memory 40 includes a bit memory part 42 for retaining the ID data, a fuse part 44 connected in series with the bit memory part 42, and a switch part 46 arranged in parallel with the fuse part 44.例文帳に追加

個々のデータメモリ４０は、ＩＤデータを保持するビットメモリ部４２と、ビットメモリ部４２に直列に接続されるヒューズ部４４と、ヒューズ部４４に並列に配置されるスイッチ部４６とを備える。 - 特許庁

Based on the data section position, the data having the short bit width are extracted from the converted parallel data and written to a clock transferring buffer.例文帳に追加

変換したパラレルデータから前記データ区切り位置を基準に前記短いビット幅のデータを取り出し、クロック乗換えバッファへ書き込む。 - 特許庁

To carry out code correction of digital data on a receiving side without increasing a bit rate of the digital data which are parallel-transmitted.例文帳に追加

パラレル伝送されるデジタルデータのビットレートを上げることなく、受信側においてデジタルデータの符号訂正を行うことが可能にする。 - 特許庁

SYSTEM, METHOD, AND COMPUTER PROGRAM PRODUCT FOR PERFORMING SCAN OPERATION ON SEQUENCE OF SINGLE-BIT VALUES USING PARALLEL PROCESSOR ARCHITECTURE例文帳に追加

並列プロセッサアーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータプログラム製品 - 特許庁

To provide a series/parallel-type A/D conversion device which can perform operation faster than a conventional device and which can easily correct high-order bit data.例文帳に追加

従来よりも高速動作が可能であり、上位ビットデータの補正が簡易である直並列型Ａ／Ｄ変換装置を提供する。 - 特許庁

A parallel/serial interface circuit 3 is provided with a transmission side interface function to serial data and an ECC check bit generation function, generates the ECC check bit of an address, data and a command every time 1 byte is transferred, adds the ECC check bit corresponding to each byte after the transfer of 1 byte and outputs it to a parallel/serial conversion circuit 4.例文帳に追加

パラレル・シリアルインタフェース回路３は、シリアルデータへの送信側インタフェース機能と、ＥＣＣチェックビット生成機能とを有し、１ｂｙｔｅ転送する毎にアドレス、データおよびコマンドのＥＣＣチェックビットを生成し、各々１ｂｙｔｅ転送後、各ｂｙｔｅに対応したＥＣＣチェックビットを付加してパラレル・シリアル変換回路４に出力する。 - 特許庁

A comparator compares the bit between the output signal from the register, i.e. the parallel received data, and the output signal from a unique word register storing the bit pattern of a unique word to be received, i.e. selected unique word data, and outputs a unique word detection signal only when the bit pattern matches entirely between the parallel received data and the unique word data.例文帳に追加

比較器は、シフトレジスタからの出力信号であるパラレル受信データと、受信すべきユニークワードのビットパターンが格納されているユニークワードレジスタからの出力信号である選択ユニークワードデータとのビット比較を行い、パラレル受信データと選択ユニークワードデータとのビットパターンが全て一致する場合にのみユニークワード検出信号を出力する。 - 特許庁

The first half 7 bits in input data, inputted as 16 bit parallel data, are inputted into a 7/8 encoding circuit 10 and encoded into an 8-bit code, and the second half 9 bits are inputted into a 9/10 encoding circuit 11 and is coded into a 10-bit code.例文帳に追加

１６ビットの並列データとして入力される入力データの前半の７ビットが７／８符号化回路１０に入力されて８ビット符号に符号化され、後半の９ビットが９／１０符号化回路１１に入力されて１０ビット符号に符号化される。 - 特許庁

A reference bit line is formed in parallel to plural main bit lines, data read out to the reference bit line is not inputted to a sensing amplifier section as it is, but inputted once to a reference levei generating section, then amplified, and inputted to each sensing amplifier section.例文帳に追加

参照ビットラインを複数のメインビットラインに平行に形成させ、参照ビットラインに読み出されたデータをそのままセンシングアンプ部に入力させずに、一旦参照レベル生成部へ入力させ、そこで増幅して各センシングアンプ部に入力させるようにした。 - 特許庁

A plurality of PN code generating circuits 2a-2n are operated in parallel to generate nk-bit parallel PN codes and the circuit configuration of n-sets of the PN code generating circuits 2a-2n is identical to each other.例文帳に追加

ＰＮ符号発生回路２ａ〜２ｎは、複数並列に動作してｎｋビット並列ＰＮ符号を発生しており、これらｎ個のＰＮ符号発生回路２ａ〜２ｎは全て同じ回路となっている。 - 特許庁

A plurality of memory cells 11 is arranged in a first direction and a second direction, a word line 24 is arranged in parallel to the first direction, and a source line 25 and a bit line 26 are arranged in parallel to the second direction.例文帳に追加

複数のメモリセル１１を第１の方向と第２の方向とに並べ、ワード線２４を第１の方向に平行に配置し、ソース線２５とビット線２６とを第２の方向に平行に配置する。 - 特許庁

Each bit of a unique word is generated in parallel by a unique- word generating circuit 21, and unique-word parallel data output from the circuit 21 are converted into serial data by a PUS conversion circuit 22.例文帳に追加

ユニークワード生成回路２１にてユニークワードの各ビットをパラレルに生成し、このユニークワード生成回路２１から出力されるユニークワードパラレルデータをＰ／Ｓ変換回路２２でシリアルデータに変換する。 - 特許庁

A data expansion section 31 expands the parallel data to a bit width corresponding to a high data rate to generate first and second expanded parallel data of two systems in which fraction bits are inserted at different positions.例文帳に追加

データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。 - 特許庁

Communication circuit modules 111 and 131 are provided between circuit modules, with which a multi-bit parallel signal 112 is converted to a serial signal and transmitted through a fewer number of wires and deconverted to a parallel signal 132 in a receiver side.例文帳に追加

回路モジュール間に、多ビットのパラレル信号１１２をシリアル信号に変換して、配線数を減らして送信し、受信側でパラレル信号１３２に戻す通信回路モジュール１１１，１３１を設ける。 - 特許庁

During data write, only N of the M data read circuits RDV1 to RDVM operate to write N-bit data in parallel.例文帳に追加

一方、データ書込時には、Ｍ個のデータ読出回路ＲＤＶ１〜ＲＤＶＭのうちのＮ個のみが動作して、Ｎビットのデータが並列に書込まれる。 - 特許庁

A current source (36) for read-out supplies a current in parallel to respective main bit lines BL0, BK1, BLm in read-out operation.例文帳に追加

読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。 - 特許庁

A register 400 of this device outputs, as a parallel M-sequence generator, the same bit stream as a serial M-sequence generator provided with the same chip length.例文帳に追加

同じチップ長を持つ直列Ｍ−シーケンス発生器と同一のビット・ストリームを出力する並列Ｍ−シーケンス発生器（４００）を開示した。 - 特許庁

Four sidewalls of the quantum dot 21 and a sidewall of the line pattern 29 in a direction parallel to the bit line are covered with a thermally oxidized film 33.例文帳に追加

量子ドット２１の４つの側壁と、ラインパターン２９のビット線に平行な方向における側壁は、熱酸化膜３３で覆われている。 - 特許庁

This ferroelectric memory device comprises a plurality of parallel word lines extending in the first direction, a plurality of parallel bit lines extending in the second direction intersecting the first direction and a plurality of parallel plate lines extending in the first direction.例文帳に追加

本発明よる強誘電体メモリ装置は、第１方向に沿って伸長する複数の並列ワードライン、第１方向を横切る第２方向に沿って伸長する複数の並列ビットライン、そして、第１方向に沿って伸長する複数の並列プレートラインを含む。 - 特許庁

In each set of sub-arrays 8, 8, a first wiring pattern SLD, which has been formed between each bit line, BL0 to BLn and NBL0 to NBLn, in parallel with these bit lines and on the same wiring layer, is arranged.例文帳に追加

各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。 - 特許庁

These parallel computers are constituted of a quadrature shift register 6 and a memory 3, data is transferred to the quadrature shift register 6 with P bit width by an M step, the data is transferred (inputted/outputted) to the memory 3 with M bit width by a P step.例文帳に追加

直交シフトレジスタ６と、メモリ３とからなり、直交シフトレジスタ６にデータがＰビット幅でＭステップにより転送され、メモリ３にそのデータがＭビット幅でＰステップにより転送（入出力）される。 - 特許庁

A second ADC 24_2 generates a low-order bit in the digital value according to the high-order bit generated by the first ADC 24_1 in parallel to the first ADC 24_1 sampling and holding (i+1)-column image information.例文帳に追加

第２ＡＤＣ２４＿２は、第１ＡＤＣ２４＿１が（ｉ＋１）行の画素情報をサンプリングして保持するのと並行して、第１ＡＤＣ２４＿１によって生成された上位ビットに応じて該デジタル値の中の下位ビットを生成する。 - 特許庁

The second memory cell consists of a second resistance change element, having one end connected to a third bit line, and third and fourth FETs, connected in parallel between the other end of the second element and a fourth bit line.例文帳に追加

第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成される。 - 特許庁

The data bit skipping incident to multi-route inspection is avoided by the parallel double arrangement of an inspection device resource and the grasping of an actual time is practically achieved (the conservation of inspection required time and the improvement of a bit error ratio).例文帳に追加

多経路検査に付きもののデータビット飛ばしを検査装置リソースの並列二重配置によって回避し、実効的に実時間把握を達成する（検査所要時間の節約およびビット誤り率の改善）。 - 特許庁

Those LSBs are used to control an array MUX, (n) operands are selected from the two 32-bit grouped words, and the arrayed 32-bit grouped words are outputted to an execution unit for parallel processing.例文帳に追加

これらのＬＳＢを使用して、配列ＭＵＸを制御し、前記二つの３２ビットグループ化ワードからｎ個のオペランドを選択し、配列された３２ビットグループ化ワードを、パラレル処理のための実行ユニットに出力する。 - 特許庁

A piston rod 20 is moved down along a guide groove 14 in a screw driver bit 10 against the elastic force of a set spring 30 and the end 11 of the screw driver bit 10 is spread in parallel and put in close contact with the screw driver groove 81.例文帳に追加

ピストンロッド２０が止めばね３０の弾性力に抗してドライバビット１０のガイド溝１４内を下降し、ドライバビット１０の先端部１１を平行に広げ、先端部１１をドライバ溝８１に密着させる。 - 特許庁

Each comparator circuit 10 located in parallel like a flash type executes successive approximation operations within a hold operating period of a sample-hold circuit 10 and A/D conversion is applied from the most significant bit to the least significant bit.例文帳に追加

サンプルホールド回路１０４のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路１０３にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。 - 特許庁

When a bit line BL_-2 is selected out of bit lines BL_-1, BL_-2, BL_-3 arranged in parallel in a SRAM, a transistor Tr_-2 is turned on and transistors Tr_-1, Tr_-3 are turned off based on column selecting signals CSL_-1, CSL_-2, CSL_-3.例文帳に追加

ＳＲＡＭにおいて、並行して配設されたビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフにする。 - 特許庁

A pixel bus latch 1 latches two pieces of 32-bit image data supplied in parallel; color multiplexers 2-1, 2-2 convert the respective 32-bit image data into 24-bit image data; and a data selector 3 alternately select each image data by changing them over to each other at every one frame time.例文帳に追加

ピクセルバスラッチ１は並列して供給される２本の３２ビットの画像データをラッチし、色多重化器２−１，２−２はその各３２ビットの画像データを２４ビットの画像データにそれぞれ変換し、データセレクタ３は１フレーム時間毎に切り替えて各画像データを順番に選択する。 - 特許庁

Four function units are sliced by bit, and four zeroth bit parts 100, 200, 300 and 400 for processing data of a first bit part 500 of a register file 5 are collectively disposed, in the parallel processing microprocessor provided with 4 function units capable of processing 4 commands simultaneously.例文帳に追加

４つの命令を同時に処理できる４つの機能ユニットを備えた並列処理マイクロプロセッサにおいて、４つの機能ユニットをビットごとにスライスし、レジスタファイル５の第１ビット部５００のデータを処理する４つの第０ビット部１００，２００，３００，４００をまとめて配置する。 - 特許庁

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.例文帳に追加

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁

The detection part 4 inputs in parallel a bit string ROSC[2:0] appearing in the plurality of inverters included in the ring oscillation part 3 and detects stabilization in the voltage (VSSV) of the second voltage feeder 22 by an appearance period of the same bit pattern BP in the bit string.例文帳に追加

検出部４は、リング発振部３が備える複数のインバータ出力に出現するビット列ＲＯＳＣ[２：０]を並列入力し、当該ビット列内で同じビットパターンＢＰが出現する周期により、第２電圧供給線２２の電圧（ＶＳＳＶ）が安定化したことを検出する。 - 特許庁

By forming a plurality of kinds of computing elements 115 and 116 in which the bit number of the operation is different from each other for each of the plurality of processor elements 104, a series of processing data externally input with various bit numbers are divided into the majority bit and the minority bit, and processed parallel for every processor element 104 by the computing elements 115 and 116.例文帳に追加

複数のプロセッサエレメント１０４ごとに演算処理のビット数が相互に相違する複数種類の演算器１１５，１１６を形成することにより、各種のビット数で外部入力される一連の処理データを多数ビットと少数ビットとに配分してプロセッサエレメント１０４ごとに演算器１１５，１１６で並列処理する。 - 特許庁

Upon receiving serial data, the serial data received are converted into parallel data having a shorter bit width than a data boundary, and a data section position is detected, with respect to the converted parallel data.例文帳に追加

上記の課題を解決するために、本発明では、シリアルデータ受信時に、受信したシリアルデータをデータ境界より短いビット幅のパラレルデータに変換し、変換したパラレルデータに対してデータ区切り位置を検出する。 - 特許庁

When mode selection information designates 1:4 as a conversion ratio, only a tristate buffer 81 is enabled and the parallel data in 4-bit width are outputted.例文帳に追加

モード選択情報が変換比として１：４を指定しているときは、トライステートバッフア８１のみがイネーブル化され、４ビット幅のパラレルデータが出力される。 - 特許庁

Thereby the multi-channeled parallel signal light 1A is directly and easily converted into serial signal light 3 with a high bit rate of 1 Tbit/s or higher.例文帳に追加

これにより、多チャンネルのパラレル信号光１Ａを、直接かつ容易に、１Ｔｂｉｔ／ｓ以上の高ビットレートのシリアル信号光３に変換することができる。 - 特許庁

More specifically, at the writing time and reading time, two current paths are prepared in parallel by simultaneously turning ON the bit line selection switches BLSW.例文帳に追加

具体的には、書き込みおよび読み出し時に、ビット線選択スイッチＢＬＳＷを同時にＯＮさせることで並列に２つの電流パスを設ける。 - 特許庁

An interface 21 fetches a frame data D for transmitting a network 1 in series and converts into a parallel data d(i) of a prescribed bit width W.例文帳に追加

インタフェース２１はネットワーク１をシリアル伝送するフレームデータＤを取り込んで、所定ビット幅Ｗのパラレルデータｄ（ｉ）に変換して出力する。 - 特許庁

To align parallel data in accordance with bit shift of a synchronizing pattern, in simple circuit configuration, without increasing a circuit scale, power consumption and latency.例文帳に追加

簡単な回路構成で回路規模、消費電力、レーテンシィの増大を招くことなく、同期パターンのビットずれに対応してパラレルデータの整列を可能にする。 - 特許庁