「bit parallel」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

To suppress crosstalk, jitter, spike in a switching mode electric circuit, to make a matching termination circuit, a snubber, a partial resonance circuit unnecessary, and to allow bit parallel high speed transmission of data and high speed power conversion.例文帳に追加

スイッチングモード電気回路におけるクロストーク、ジッタ、スパイクを抑圧し、整合終端回路、スナバ、部分共振回路を不要とし、データのビット並列高速伝送や、高速電力変換を可能とする。 - 特許庁

The circuits 31A, 31B are configured to carry out logically the same processing, and the same encryption processing is applied to the signal bit whose polarity is inverted in parallel.例文帳に追加

信号処理回路３１Ａと３１Ｂには論理的にみて同じ処理を行う構成が設けられており、極性が反転した信号ビットを対象として、同じ暗号処理が並行して行われる。 - 特許庁

In the turbo encoder, outputs of four systems are accumulated in registers 103-106, an information code sequence and a tail-bit code sequence are parallel generated by dedicated circuits 109 and 110 and are selected by a selector 108.例文帳に追加

ターボ符号器では、４系統の出力をレジスタ１０３〜１０６に蓄積し、情報符号系列とテールビット符号系列を、専用の回路１０９，１１０で並列に生成し、セレクタ１０８で選択する。 - 特許庁

Therefore, when each of bit rates of the three TS signals outputted in parallel from the part RX-C 8 is 8 Mbps, the TS signal of 24 Mbps is outputted from the TS synthesizer.例文帳に追加

従って、ＲＸ−Ｃ８から並列に出力された３本のＴＳ信号のビットレートがそれぞれ８Ｍｂｐｓである場合、２４ＭｂｐｓのＴＳ信号がＴＳ合成器９から出力される。 - 特許庁

In an A/D converter which executes a serial-parallel operation, the number of upper bits is made more than half of the number of all bits, the number of lower bits is made a half of the number of all bits, and upper and lower bit data are obtained.例文帳に追加

直並列動作してＡ／Ｄ変換するものにおいて、上位ビット数を全ビット数の半分より多くし、下位ビット数を全ビット数の半分とし、上位及び下位ビットデータを得る。 - 特許庁

The least significant bit of a digital image signal to be clamped is converted into a parallel signal having the same number of bits as a numeral value lower than a decimal point in a clamp level with a determined rule, and the converted signal is used as random numbers.例文帳に追加

クランプされるディジタル画像信号の最下位ビットを決まった規則でクランプレベルにおける少数点未満の数値と同じビット数のパラレル信号に変換し、これを乱数とする。 - 特許庁

The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.例文帳に追加

受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁

To provide a parallel system scrambler circuit having functions for coping with change of an operational function, correcting a bit error occurrence due to a failure and generating a pseudo error by realizing the diversification of a relational expression.例文帳に追加

関係式の多様化を実現することで、演算関数の変更への対応、故障によるビットエラーの発生の修正、疑似エラー発生機能を有する並列方式のスクランブラ回路を提供する。 - 特許庁

The pair of LBL/LBLB and the pair of GBL/GBLB have a layered bit line structure in which the pair of GBL/GBLB is formed in a conductor layer on an upper layer of the pair of LBL/LBLB, and are laid out in parallel, and the pair of GBL/GBLB crosses each other once or more.例文帳に追加

LBL、LBLB対およびGBL、GBLB対は、LBL、LBLB対の上層の配線層でGBL,GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされており、GBL,GBLB対は１回以上交差している。 - 特許庁

Then, in parallel with the reproducing operation, by the MPU 10, a recordable area on the disk is calculated and bit streams from a digital broadcasting reception/demodulation circuit 2 are recorded in the recordable and reproducible area.例文帳に追加

この再生動作と平行して、ＭＰＵ１０により、ディスク４０上で記録可能な領域を算出し、この記録再生可能領域に、ディジタル放送受信・復調回路２からのビットストリームを記録する。 - 特許庁

A main control unit 140 provided with 8-bit data processing capacity is connected to a special pattern control unit 160 provided with 32-bit data processing capacity via a port circuit 174, a harness 171, and a port circuit 164, and one-way parallel data communication is carried out from the main control unit 140 to the special pattern control unit 160.例文帳に追加

８ビットのデータ処理容量を備えた主制御部１４０は、ポート回路１７４、ハーネス１７１、ポート回路１６４を介して、３２ビットのデータ処理容量を備えた特別図柄制御部１６０と接続され、主制御部１４０から特別図柄制御部１６０への片方向でのパラレルなデータ通信が行われる。 - 特許庁

The transmission means has a plurality of optical transmitters that convert an electric signal of each bit data of the image data to an optical signal thereof to transmit it in a parallel light and a plurality of optical receivers that receive an optical signal of each of the bit data to convert the optical signal to an electric signal.例文帳に追加

また、転送手段は、画像データの各々のビットデータを電気信号から光信号に変換し平行光として送信する複数個の光送信器と、画像データの各々のビットデータの光信号を受信して光信号から電気信号に変換する複数個の光受信器とを備えている。 - 特許庁

After separation of these bit lines BL0-BL7, reference line, and virtual GND lines VG0-VG7, access can be performed by CAS latency 3 by performing pre-charge operation of the bit lines BL0-BL7 and the virtual GND lines VG0-VG7 by a VREF potential supply circuits 2, 4 and amplifying operation of the sense amplifier 12 in parallel.例文帳に追加

このビット線ＢＬ0〜ＢＬ7,リファレンス線およびバーチャルＧＮＤ線ＶＧ0〜ＶＧ7の切り離し後、ＶREF電位供給回路２,４によるビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7のプリチャージ動作とセンスアンプ１２による増幅動作とを並行して実行することによって、ＣＡＳレイテンシー３でアクセスが可能となる。 - 特許庁

In succession, the whole solder supply unit 4 is horizontally moved in a direction parallel to the coated surface of the substrate 1' by a drive control system 20 to successively melt the solder wire 2 bit by bit from its end on the substrate 1', and the melted solder 2d is applied to the coated surface of the substrate 1' in a horizontal and approximately elliptical shape.例文帳に追加

連続して駆動制御系２０で半田供給装置４の全体を基板１’の被塗布面と平行な方向に水平移動させて、半田ワイヤ２を先端から順に基板１’上で連続して溶融させ、基板１’の被塗布面上に横長の略楕円状に溶融半田２ｄを塗布する。 - 特許庁

Since received data of the remaining P/2 of the P parallel bits is read from the received data memory 910 at the next second time, the received data of the remaining P/2 bit and the initial received data of P/2 bit are simultaneously transmitted to a message calculation part 913 as received data D211.例文帳に追加

次の２時刻目に、Pパラレルビットのうちの残りのP/2のビットの受信データが受信データメモリ９１０から読み出されるので、この残りのP/2のビットの受信データと、レジスタ９１２に一旦格納されていた先のP/2のビットの受信データとが同時に、受信データD211として、メッセージ計算部９１３に送信される。 - 特許庁

In a MixColumn transformation circuit, the transformation results of MixColumn transformation or InvMixColumn transformation is obtained by disposing two operational circuits, each comprising four multipliers and an XOR circuit, in parallel and processing 32-bit data in two cycles, or by processing 32-bit data with a single operational circuit in four cycles.例文帳に追加

ＭｉｘＣｏｌｕｍｎ変換回路において、４つの乗算器とＸＯＲ回路から構成される演算回路を２個並列に設けて、３２ビットデータを２サイクルで処理するか、あるいは、単一の演算回路で３２ビットデータを４サイクルで処理することで、ＭｉｘＣｏｌｕｍｎ変換またはＩｎｖＭｉｘＣｏｌｕｍｎ変換の変換結果を得る。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

To attain parallel memory access from each function processing module while reducing built-in memories to be mounted by sharing built-in memories even in a case that the bit widths of built-in memories to be used by a plurality of function processing modules are varied.例文帳に追加

複数の機能処理モジュールが使用する内蔵メモリのビット幅が異なる場合でも、内蔵メモリを共有することで実装する内蔵メモリを削減し、各機能処理モジュールからのメモリアクセスを並列に実現する。 - 特許庁

Then, the second MPU22 takes a majority decision in every bit with the motor command values sent severally by the first to third parallel communication lines Lc1-Lc3, and reflects this result as a motor command value.例文帳に追加

そして、第２のＭＰＵ２２は、第１〜第３のパラレル通信ラインＬｃ１〜Ｌｃ３によりそれぞれ送られてきたモータ指令値とのビット毎の多数決をとり、この結果をモータ指令値として反映するようにした。 - 特許庁

The nonvolatile semiconductor memory device is provided with an auxiliary current source (10) in parallel to a selection memory cell (MC), current change for a sense amplifier (16) of a reading circuit (6) is accelerated, and a rise in a bit line potential to which the selection memory cell is connected is suppressed.例文帳に追加

選択メモリセル（ＭＣ）と並列に補助電流源（１０）を設け、読出回路（６）のセンスアンプ（１６）に対する電流変化を加速し、かつ選択メモリセルが接続するビット線電位の上昇を抑制する。 - 特許庁

The maxilla turning part comprises a rod component bitten like a bit between maxilla and mandible and the turning axis of the rod component is placed at the same position of or parallel to the line between the pair of the temporomandibular joints of the pig head.例文帳に追加

また、上顎骨旋回部は、上顎骨及び下顎骨間に轡状に噛ませる棒部材を備え、棒部材の旋回軸が、豚頭部の一対の顎関節を結ぶ線と一致又は平行に位置する。 - 特許庁

Based on the coupling form, the optical quantization/coding device (40) is composed of a plurality of N bit optical quantization/coding devices (42) which are coupled to the respective channel outputs of the optical serial-parallel conversion apparatus 30.例文帳に追加

この結合形態に基づき、光量子化・符号化装置（４０）は光シリアル−ラルパラレル変換装置３０の各チャンネル出力にそれぞれ結合する複数のＮビット光量子化・符号化器（４２）で構成される。 - 特許庁

To provide an arithmetic processing circuit capable of processing input data consisting of plural component data in parallel by using a computing element for w-bit width without using a specific arithmetic circuit capable of computing each component data.例文帳に追加

成分データ毎の演算が可能な特別な演算回路を用いることなく、複数の成分データからなる入力データをＷビット幅の演算器を用いて並列的に処理できる演算処理回路を提供する。 - 特許庁

This device is provide with a D/A converting circuit 40 converting position information of a head from digital to analog and a circuit 41 generating voltage of 1/2 LSB being a half value of the least significant bit of this D/A converting circuit 40 in parallel.例文帳に追加

ヘッドの位置情報をディジタルからアナログに変換するＤ／Ａ変換回路４０と、このＤ／Ａ変換回路４０の最下位ビットの半値である１／２ＬＳＢの電圧を発生する回路４１を並列に設ける。 - 特許庁

A serial transmission modulation technique that translates input serial transmission data input based on the transmission rate of a corresponding modulation technique into the parallel data of bit width corresponding to the modulation technique with every carrier.例文帳に追加

対応する変調方式の伝送レートに基づいて入力される入力シリアル伝送データを搬送波ごとに当該変調方式に対応したビツト幅のパラレルデータに変換するシリアルパラレル変換手段を設ける。 - 特許庁

To obtain a mechanism for detecting voltage drop in a semiconductor integrated circuit device provided with a latch circuit constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路を備える半導体集積回路装置において、電圧低下の検出機構を得ること。 - 特許庁

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

The CLAD device is provided with a single storage means 16 that stores data of a plurality of ports of a CBR interface and with a conversion means 18 that converts a discontinuous parallel data by each port read in time division from the storage means 16 into parallel data corresponding to each bit stream from each port of the CBR interface.例文帳に追加

ＣＢＲインタフェースの複数ポートのデータを記憶する単一の記憶手段１６と、記憶手段１６から時分割で読み出されたポート毎の非連続のパラレルデータを、ＣＢＲインタフェースの各ポートが各ビット列に対応するパラレルデータに変換する変換手段１８とを備えたＣＬＡＤ装置。 - 特許庁

The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.例文帳に追加

Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁

An exclusive OR circuit 18 for receiving an output PN pattern signal (PNSCR) from a scramble pattern generating circuit 14 descrambles received data (RXD), a 1-bit error correction circuit 26 applies CRC error correction processing to the descrambled and parallel-converted data, and data (P_DATASEC) in 160 bits subjected to scramble processing are fed to a parallel exclusive OR (EXOR) circuit 40.例文帳に追加

受信データ(RXD)がスクランブルパターン発生回路14からの出力PNパターン信号(PNSCR)が入力される排他的論理和回路18にてスクランブル解除され、これをパラレル化したデータが１ビット誤り訂正回路26にてCRC誤り訂正処理されて、スクランブル処理が施されている160ビットのデータ(P_DATASEC)が並列排他論理和(EXOR)回路40に供給される。 - 特許庁

In the bit slice mode, each of the multiple AFE/TGs sections up a word of pixel information into subsets of bits, and then communicates the subsets in parallel, one subset after another, across point-to-point connections to corresponding terminals of the DIP.例文帳に追加

ビット・スライス・モードでは、複数のＡＦＥ／ＴＧのそれぞれが、１ワードのピクセル情報をビッドの複数のサブセットに分けてから、それらのサブセットを、並列に、サブセット単位で、ポイントツーポイント接続を介して、ＤＩＰの対応する端子に送る。 - 特許庁

On the other hand, the mask part 1 masks the parallel signal 3 up to the bit position shown by the fed-back position signal 6 at a signal level designated by the level designating signal 8 at output timing of the detecting signal 7 and outputs the mask signal 5.例文帳に追加

一方、マスク部１は、検出信号７の出力タイミングにレベル指定信号８が指定する信号レベルで、フィードバックされた位置信号６が示すビット位置まで並列信号３をマスクして、マスク信号５を出力する。 - 特許庁

The PN code generating circuit 2 includes a coding circuit 20, a register 21, an error correction/detection circuit 22 and a linear circuit 23, and part of a plurality of bit parallel outputs from the linear circuit 23 is fed back to the coding circuit 20.例文帳に追加

ＰＮ符号発生回路２、６は、符号化回路２０、レジスタ２１、誤り訂正／検出回路２２及びリニア回路２３を含み、このリニア回路２３からの複数ビットパラレル出力の一部を符号化回路２０へフィードバックして構成する。 - 特許庁

A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate.例文帳に追加

このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。 - 特許庁

To provide a memory device in which data stored in a memory cell array are compared with test data stored in the memory device or inverted data of the test data to detect defect of the memory device and to provide a parallel bit test method of the memory device.例文帳に追加

メモリセルアレイに貯蔵されたデータをメモリ装置の内部に貯蔵されたテストデータまたはテストデータの反転データと比較してメモリ装置の不良を検出するメモリ装置及びこの装置の並列ビットテスト方法を提供する。 - 特許庁

To achieve high-speed data transmission by a method of transmitting data by which a plurality of bit data is transmitted by converting the data into a plurality of serial data by means of a plurality of parallel-to-serial conversions by shortening the preparing time of a plurality of data bits with parity.例文帳に追加

複数ビットデータを複数のパラレル−シリアル変換により複数のシリアルデータに変換して伝送するデータ伝送方法において、パリティ付複数データビットを作成する時間を縮小し、高速にデータ伝送を実現する。 - 特許庁

The data scrambling/descrambling device is provided with a shift register 500 which is initialized to a prescribed initial value and generates scrambling words SW in a 16 bit unit through prescribed parallel operation and an exclusive OR which performs exclusive OR of scrambling data SD or descrambling data UD by each bit corresponding to the scrambling words SW.例文帳に追加

所定の初期値に初期化され、所定の並列演算を通じて１６ビット単位でスクランブリングワードＳＷを発生させるシフトレジスタ５００、及びスクランブルデータＳＤまたはデスクランブルデータＵＤをスクランブリングワードＳＷと対応するビット別に排他的論理和する排他的論理和手段を備えるスクランブリング／デスクランブリング装置を特徴とする。 - 特許庁

The NOR flash memory device has a plurality of active regions 110 extending straight in parallel with a predetermined direction on a substrate; and a plurality of memory cells formed on the active regions, each of which is determined by a contact between a wordline chosen from a plurality of wordlines 130 and a bit line chosen from a plurality of bit lines 330.例文帳に追加

基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。 - 特許庁

A comparison object bit string generation part 112 generates a comparison object bit string from the data string 101 and inputs it to a character and match length decoding part 113 and a plurality of match position decoding parts 114-0 to 114-15 to cause them to execute decoding of Huffman codes representing character codes and match lengths and decoding of Huffman codes representing match position appearing following match lengths, in parallel.例文帳に追加

比較対象ビット列生成部112は、データ列101から比較対象ビット列を生成して文字＆一致長復号化部113と複数の一致位置復号化部114-0〜114-15に入力し、文字コード及び一致長を示すハフマン符号の復号化と、一致長に続いて現れる一致位置を示すハフマン符号の復号化とを並列に行わせる。 - 特許庁

A coding circuit 102 of this data transmitter assembles a plurality of tributary signals demultiplexed by a serial parallel conversion circuit 101 into frames, a parallel serial conversion circuit 104 multiplexes signals that are subject to only bit synchronization among the tributary signals by delay circuits 103 and transmits the multiplexed signal to a transmission line 110.例文帳に追加

データ送信装置１０が、直並列変換回路１０１により多重分離された複数のトリビュタリ信号を符号化回路１０２によりフレーム化し、遅延回路１０３によりトリビュタリ信号間の同期としてビット同期のみをおこなった信号を並直列変換回路１０４により多重化して伝送路１１０上に送信する。 - 特許庁

This system is equipped with a serial-parallel converting circuit 152 which converts an inputted specified frequency of a serial signal into an n-bit parallel signal having frequency of 1/n of the frequency, a voltage converting circuit 151 which reduces the voltage level of a signal to be transmitted, and a low pass filter 153 which removes the higher harmonic components of the signal to be transmitted.例文帳に追加

入力された所定周波数のシリアル信号を、前記周波数の１／ｎ倍の周波数を有するｎビットのパラレル信号に変換するシリアル−パラレル変換回路１５２と、送信すべき信号の電圧レベルを低減するための電圧変換回路１５１と、送信すべき信号の高調波成分を除去するローパスフィルタ１５３とを備える。 - 特許庁

Further, the phase deviation is performed between the data when high speed serial data are converted into the parallel signals at a step of the serial data before the serial data are developed in parallel, a data train as a reference of the phase is compared with a bit train between the normal data train, and the phase of the normal data matches the phase of the reference based on the compared result.例文帳に追加

また、高速シリアルデータをパラレル信号に変換するときの各データ間の位相ずれを調整を、上記シリアルデータをパラレル展開する前のシリアルデータの段階で、位相の規準となるデータ列と通常データ列の間でビット列を比較し、比較結果を基に上記規準の位相に上記通常データの位相を合わせる。 - 特許庁

A first secondary word line SWL1, a second secondary word line SWL2, and a third secondary word line SWL3 intersecting with first and second word lines WL1, WL2, that is, extending in parallel to each bit line BL1-BL3 are arranged.例文帳に追加

第１及び第２のワード線ＷＬ１、ＷＬ２と交差する、すなわち各ビット線ＢＬ１〜ＢＬ３と並行に延びる第１のセカンダリワード線ＳＷＬ１、第２のセカンダリワード線ＳＷＬ２及び第３のセカンダリワード線ＳＷＬ３が配置されている。 - 特許庁

A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.例文帳に追加

メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁