「bit parallel」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A PWM carrier original signal generating means 50 outputs each bit of the counted value based on the internal clock as the basic carrier signal with a parallel signal line.例文帳に追加

ＰＷＭキャリア原信号発生部５０が内部クロックに基づく計数値を基本キャリア信号としてその値の各ビットを並列信号線で出力する。 - 特許庁

A first trench 2a and a second trench 2b are provided on the surface of a semiconductor substrate 1 extending in parallel with each other in the direction of a bit line.例文帳に追加

半導体基板１の表面中に、ビット線方向に互いに平行に延びる第１のトレンチ２ａと第２のトレンチ２ｂが設けられている。 - 特許庁

The receiver 7 performs execution by performing conversion to the serial data with the center bit of sampling data for which the received parallel data are multi-point sampled as correct data.例文帳に追加

受信装置７は、受信したパラレルデータを多点サンプリングしたサンプリングデータの中央ビットを正しいデータとして、シリアルデータに変換することにより実行する。 - 特許庁

A first level conductive track participates with an interconnction between inverters and an interconnection between switching transistors, and the word lines are parallel to the bit lines.例文帳に追加

第１レベルの導電性トラックはインバータ間の相互接続及びスイッチトランジスタ間の相互接続に関与し、ワード線はビット線に平行とされている。 - 特許庁

I do a lot in parallel, therefore I do not only read Akutagawa. At the moment, I am reading more and more in English. I am also reading a bit in German every day.例文帳に追加

色々並行してやってるから芥川ばかり読んでるのでもないのだよ。今は英語読んでる時間が増えてる。ドイツ語も毎日少しずつやってる。 - Tatoeba例文

The blocks BLjn have a plurality of MTJ elements 12 connected in series and in parallel between the read bit line BLj and a ground terminal.例文帳に追加

ブロックＢＬｊｎは、読み出しビット線ＢＬｊと接地端子との間に接続される直並列接続される複数のＭＴＪ素子１２を有する。 - 特許庁

The parallel process part 130 calls the operation part 150 of the parallel compression function to form a plurality of compressed bit sequences h_i on the basis of an input massage M input by the message input part 110 and a parallel hash key K_1 input by a hash key input part 120.例文帳に追加

並列処理部１３０は、メッセージ入力部１１０が入力した入力メッセージＭと、ハッシュ鍵入力部１２０が入力した並列ハッシュ鍵Ｋ_１とに基づいて、並列圧縮関数演算部１５０を呼び出して、複数の圧縮ビット列ｈ_ｉを生成する。 - 特許庁

To provide a pattern synchronization circuit which rearranges parallel signals resulting from applying serial/parallel conversion to a frame signal received by a pattern evaluation device so as to match a head position of the frame with a position of a bit 0 of the parallel signals, the mount area of which can be configured small.例文帳に追加

パターン評価装置に入力されるフレーム信号のシリアル−パラレル変換後のパラレル信号を並び替えて、フレームの先頭位置をパラレル信号のBIT０の位置に合わせるパターン同期回路において、実装面積が小さく構成することが可能となるパターン同期回路の提供。 - 特許庁

A parallel processing pattern decision unit 24 decides one of a plurality of parallel processing patterns for decoding, based on resource information from a decoding resource management unit 21, information on a bit rate and a picture type deblocking flag from a bit stream information analysis unit 22, and information on a CPU core obtained from a CPU status analyzing unit 23.例文帳に追加

並列処理パターン決定部２４は、復号リソース管理部２１からのリソースの情報、ビットストリーム情報解析部２２からのビットレート、ピクチャタイプDeblockigフラグの情報、およびCPU状況解析部２３から得られたCPUコアの情報に基づき、複数の並列処理パターンからどのパターンを使用して、復号処理を行うかを決定する。 - 特許庁

In the method of transmitting data, a transmitter is provided with a parity generator which generates horizontal parity for a plurality of bit data respectively inputted to the plurality of parallel-to-serial conversions and vertical parity for a plurality of serial data outputted from the parallel-to- serial conversions with respect to a plurality of bit data to be transmitted.例文帳に追加

送信したい複数ビットデータについて、送信器にパリティ生成器を備え、複数のパラレル−シリアル変換器のそれぞれに入力される複数ビットデータに対して水平パリティを生成し、前記パラレル−シリアル変換器から出力される複数のシリアルデータに対して垂直パリティを生成する構成とする。 - 特許庁

A decoder 11 decomposes a received multi-value signal in a plurality of bits into signals in one bit each and shift registers 12-1, 12-2,..., 12-n receiving the 1-bit signal apply serial/parallel conversion to the signal to provide an output.例文帳に追加

デコーダ１１は、入力が複数ビットの多値信号を１ビットづつの信号に分解し、それぞれの１ビット信号が入力されたシフトレジスタ１２−１、１２−２、１２−ｎでは、入力信号をシリアル／パラレル変換して出力する。 - 特許庁

The first memory cell consists of a first resistance change element X, having one end connected with a first bit line, and first and second FETs connected in parallel between the other end of the element X and a second bit line.例文帳に追加

第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子Ｘと、第１抵抗変化素子Ｘの他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成される。 - 特許庁

A contour of a moving area of a bit in the case of projecting the moving area of the bit when the cutter head 43 is rotated on a surface in parallel with the rotary axis P is roughly a chevron shape whose peak is a distal end of the cutter head 43.例文帳に追加

カッタヘッド４３の回転時におけるビットの移動領域を回転軸Ｐに対して平行な面に投影した場合のビットの移動領域の輪郭は、カッタヘッド４３の先端を頂点とする略山型形状である。 - 特許庁

A distance dL between bit lines 61 adjacent each other and a distance dC parallel to the first direction 62 between bit line contacts 57 adjacent each other satisfy a relation 1/2.25≤dL/dC≤1/1.75.例文帳に追加

隣り合う各ビット線６１間の距離をｄＬとし、隣り合う各ビット線コンタクト５７間における第１方向６２に対して平行な距離をｄＣとすると、１／２．２５≦ｄＬ／ｄＣ≦１／１．７５という関係が成り立っている。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

A parallel-to-serial conversion circuit 37 to the output circuit 28A_1 converts image data PD into serial image data SD in 2-bit width synchronously with a clock BCLK (frequency: 54 MHz) from a bit clock generating circuit 35 and provides an output.例文帳に追加

出力回路２８Ａ_1では、並直列変換回路３７は、ビット・クロック生成回路３５からのクロックＢＣＬＫ（周波数：５４ＭＨｚ）と同期して画像データＰＤを２ビット幅の画像データＳＤに直列に変換して出力する。 - 特許庁

A data operation command is used to change a position of a 16-bit segment of a 32-bit operand to a position where partial products can be computed by a multimedia parallel multiplication command, and the partial products are added to form a result.例文帳に追加

３２ビット・オペランドの１６ビット・セグメントの位置を、マルチメディア並列乗算命令が部分積を計算できるようにする位置に変更するためにデータ操作命令を使用し、次に、部分積を加算して結果を形成する。 - 特許庁

Thereby, balance adjustment of electric charges accumulated in parasitic capacitance CPi of each reference bit line connected in parallel is performed, reference voltage VREF is distributed as equal plural bit line reference voltage V/BLi.例文帳に追加

それにより並列に接続された各参照ビット線の寄生容量ＣＰｉに蓄積されている電荷の平衡調整が行われ、基準電圧ＶＲＥＦが等しい複数のビット線参照電圧Ｖ／ＢＬｉに配分される。 - 特許庁

The multiplexing means receives 2-bit even-number and odd-number data output in parallel from the latch of the second pipeline stage, and converts the data into 2-bit serial data, i.e., DDR data, during one clock cycle to output it.例文帳に追加

マルチプレクシング手段は、第２パイプライン段のラッチから並列に出力される２ビットの偶数データ及び奇数データを受信して１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する。 - 特許庁

The invention comprises magnetic memory means comprising an MTJ cell 42, a transistor, and a bit line 44, and magnetic field generating means which is provided on the exterior of the magnetic memory means and which is for generating a global magnetic field in parallel with a bit line toward the magnetic memory means.例文帳に追加

ＭＴＪセル４２、トランジスタ、及びビットライン４４を備える磁気メモリ手段と、磁気メモリ手段の外部に備えられ、磁気メモリ手段に向かってビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備える。 - 特許庁

A high-speed operation can be realized by utilizing a circuit configuration arranging serial bit strings into parallel that is characterized in a configuration to realize the encoding and decoding processing for each of parallel bits within one time clock at the same time.例文帳に追加

従って、シリアルなビット列をパラレルに配置する回路構成を用いることによって、各ビットをパラレルに同時に１タイムクロックで符号化処理、復号化処理を実現する構成を特徴とし、高速動作が実現される。 - 特許庁

Image signals read with line sensor CCD 1 to 5 are converted to 16 bit digital signals A(n) and B(n), then converted to an 8-bit divided signal Dout by using a multiplexer 44, and outputted to a signal processing circuit 40 as a 1 bit serial signal Sout by using a parallel/serial converter 46.例文帳に追加

ラインセンサＣＣＤ１〜ＣＣＤ５によって読み取った画像信号を１６ビットのデジタル信号Ａ（ｎ）、Ｂ（ｎ）に変換した後、マルチプレクサ４４によりビット数の少ない８ビットの分割信号Ｄｏｕｔに変換し、パラレル／シリアル変換器４６で１ビットのシリアル信号Ｓｏｕｔとして信号処理回路４０に出力する。 - 特許庁

The output signal DI of n-bit width becomes signals DO0' to DO3' with n-bit width and period of 4T synchronizing with sampling clock signals A to D produced by gradually delaying a basic clock signal for period T of DI when it is input in an n-bit edge trigger flip-flop circuit connected in parallel.例文帳に追加

ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。 - 特許庁

The device has a precharge power source 19 for setting a pair of bit lines 15 extending in parallel to each other with a gap at equal potential, a pair of transistors 20 for connecting or disconnecting the power source to or from each bit line 15, and the precharge circuit 10 having a short circuit transistor 21 for making or breaking a short circuit between both bit lines 15.例文帳に追加

互いに間隔をおいて平行に伸長する一対のビット線１５を等電位に設定するためのプリチャージ電源１９と、該電源をそれぞれのビット線１５に断続するための一対のトランジスタ２０と、両ビット線１５の短絡を断続するための短絡トランジスタ２１とを含むプリチャージ回路１０を備える。 - 特許庁

In search processing, average bit rate of compressed audio data being written by preceding reading is calculated in parallel to reading (reproducing) of compressed audio data written in a temporary storage means, and search processing operation is performed by using the bit rate.例文帳に追加

サーチ処理において、一時記憶手段に書き込まれた圧縮オーディオデータの読み出し（再生）を行うのに並行して、読み出しに先行して書き込まれている圧縮オーディオデータの平均ビットレートを計算し、そのビットレートを用いてサーチ処理動作を行う。 - 特許庁

The addressing mechanism may be configured to toggle a resistor-capacitor (RC) time constant between large and small values such as by opening or closing a circuit to a low impedance resistor (logic bit 0) disposed in parallel with a higher impedance in-line resistor (logic bit 1).例文帳に追加

該メカニズムは、高インピーダンスインライン抵抗器（ロジックビット １）と並列な低インピーダンス抵抗器（ロジックビット ０）への回路を開きまたは閉じることなどによって、抵抗器−コンデンサ（ＲＣ）時定数を大きい値と小さい値との間で切り替えられ得る。 - 特許庁

To provide a test method of a semiconductor device and a test board for the semiconductor device, capable of performing a normal mode operation test (16-bit operation test) and a test mode operation test (4-bit parallel test) by using the same test board.例文帳に追加

通常モード動作試験（１６ビットでの動作試験）と、テストモード動作試験（４ビットのパラレル試験）とを、同一の試験用ボードを用いて行うことができる半導体装置の試験方法及び半導体装置の試験用ボードを提供する。 - 特許庁

AS parallel data of the 0th bit are required to be read out to the out side first, the FF group 12-0 is arranged mostly closing to the input/output interface circuit 5-1.例文帳に追加

０ビット目のパラレルデータを最初に外部へ読み出す必要があるため、ＦＦ群１２−０を入出力インタフェース回路５−１に最も近接して配置する。 - 特許庁

To encode a numerical data string composed of fixed-length bits by using a variable-length bit string, and to decode the numerical data string by parallel processing using a plurality of decoding processing units.例文帳に追加

固定長ビットからなる数値データ列を、可変長のビット列を用いて符号化し、複数台の復号処理ユニットを用いた並列処理によって復号化する。 - 特許庁

Memory cells MC of M pieces connected in series to a ferroelectric capacitor FC and a transistor CRT for selection are connected in parallel between a drive line DL and a bit line BL.例文帳に追加

強誘電体キャパシタＦＣと選択用トランジスタＣＲＴとを直列に接続したメモリセルＭＣを、ドライブラインＤＬとビットラインＢＬとの間にＭ個並列に接続する。 - 特許庁

A conductive layer is formed in parallel to the semiconductor substrate, and functions as a word line of the memory cells, and a selection gate line of the bit side selection transistor and the source line side transistor.例文帳に追加

導電層は半導体基板に対して平行に形成され、メモリセルのワード線、及びビット線側選択トランジスタ、ソース線側トランジスタの選択ゲート線として機能する。 - 特許庁

In the data readout, the two cell units CU0, CU1 are connected in parallel between the bit line BL and ground voltage Vss for transmitting a readout reference voltage Vref.例文帳に追加

データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。 - 特許庁

Addition code generating parts 31a-31m generate addition codes in accordance with the parallel bit strings of condition inputs for the branch conditions (a)-(m), and output the codes to a branch condition selector 32.例文帳に追加

加算コード生成部３１a〜３１mは、分岐条件(a)〜(m)のコンディション入力のパラレルなビット列に対応させて加算コードを生成し、分岐条件セレクタ３２へ出力する。 - 特許庁

In this case, since the frequency of DCLK is constant regardless of the effective bit width of the first parallel data, speed of the circuit can be heightened easily by using a delay locked loop or the like.例文帳に追加

このとき、第１並列データの有効ビット幅に関係なくＤＣＬＫの周波数は一定なので、遅延ロックループ等を用いて回路を容易に高速化できる。 - 特許庁

An image pickup element 10 reads image information on a paper surface, etc., through an optical system, and a position sensor 20 also reads position data (for example, a 32-bit parallel signal) on the image simultaneously.例文帳に追加

撮像素子１０は、光学系により紙面等の画像情報を読込み、同時に、位置センサ２０は、この画像の位置データ（例えば、３２ビットのパラレル信号）を読み込む。 - 特許庁

Drain bit lines BL0 to BL13 and source lines SL0, SL1 are parallel each other substantially, and extend to a second direction intersecting perpendicularly to the first direction.例文帳に追加

ドレイン・ビット・ラインＢＬ０〜ＢＬ１３およびソース・ラインＳＬ０，ＳＬ１は、互いに実質的に平行であり、第１方向に対して直交である第２方向に延在する。 - 特許庁

Parallel data streams of M in quantity are interleaved in a series bit stream, and shifted in the staging resister 12 so that the bits 0 of all the data streams are positioned first and the bits X-1 are positioned lastly.例文帳に追加

M個の並列データストリームが直列ビットストリームにインタリーブされ、すべてのデータストリームのビット0が最初に、ビットX-1が最後になるように、ステージングレジスタ12内へシフトインされる。 - 特許庁

A parallel/serial converter 14 reads only bits from which a deletion bit designated by a deletion pattern is removed among latched data by the latch circuit 13, makes them serial and transmits them.例文帳に追加

パラレル／シリアル変換器１４は、ラッチ回路１３のラッチしたデータのうち、消去パターンで指定された消去ビットを除いたビットだけを読み出してシリアル化し送出する。 - 特許庁

An original point data 23 out of the data held in the serial/parallel conversion part 5 is held in a register 21 with an original point passing bit 24 indicating the original point passing of a serial encoder.例文帳に追加

シリアル／パラレル変換部５に保持されたデータのうちの原点位置データ２３はシリアルエンコーダの原点通過を示す原点通過ビット２４でレジスタ２１に保持される。 - 特許庁

To provide a parallel-serial conversion circuit capable of transmitting serial data without the need for a transmission path for a bit delimiter signal with low power consumption while preventing the circuit scale from being increased.例文帳に追加

回路規模の増大を防ぎ、低消費電力で、ビット区切り信号の伝送経路を設けずにシリアルデータを伝送可能なパラレル・シリアル変換回路を提供する。 - 特許庁

To form a plurality of mutually independent quantum computers operating in parallel with one another, to derive a result of arithmetic operation as a large signal, and further to impart extendability to the quantum bit number.例文帳に追加

平行に動作する複数の独立した量子コンピューターを形成し、演算結果を大きなシグナルとして取り出せ、かつ量子ビット数に拡張性をもたせる。 - 特許庁

Additionally, in response to the scan operation instruction, a scan operation is performed on a sequence of single-bit values using a parallel processor architecture with a plurality of processing elements.例文帳に追加

さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 - 特許庁

The data transmitting/receiving system includes: a sending data generation section 10 that outputs serial data by performing exclusive OR operation of 2-bit parallel data D0 and D1 whose specific phase is previously shifted.例文帳に追加

予め特定の位相ずれた２ビットのパラレルデータＤ０，Ｄ１を排他的論理和演算してシリアルデータを出力する送信データ生成部１０を有する。 - 特許庁

When the output value of the counter 32 is smaller than that of a register 33, an output of a comparator 34 becomes active, and a bit data is transmitted to a serial/parallel converter through a selector 35.例文帳に追加

カウンタ３２の値がレジスタ３３の値よりも小さいときは、比較部３４の出力がアクティブになり、セレクタ３５を介してシリアル／パラレル変換部にビットデータが伝達される。 - 特許庁

To properly set an encoding speed and encoding efficiency by determining, in accordance with the size of an image, the number of pixel blocks to be encoded in parallel and the number of candidates for a boundary bit position.例文帳に追加

並列に符号化する画素ブロックの数と境界ビット位置の候補数を、画像のサイズに応じて決定することで、符号化速度、符号化効率を適正に設定する。 - 特許庁