「bit-parallel」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

High-order bytes of 16-bit of 16-bit parallel input data 108 are sequentially written to a port 1 and low-order bytes of 16-bit are written to a port 2 of the dual port RAM 104.例文帳に追加

１６ビットのパラレル（並列）の入力データ１０８を順番に、デュアルポートＲＡＭ１０４に対して、１６ビットの上位バイトをポート１に、下位バイトをポート２に書き込む。 - 特許庁

To accurately perform bit and power allocation which is used in a multiple subchannel parallel communication system.例文帳に追加

マルチサブチャネルパラレル通信システムに用いられるビットおよびパワー割当てを正確に行う。 - 特許庁

The drill bit 5 is attached to the drill body 4 almost parallel to the axial direction of the damper 3.例文帳に追加

ドリル刃５は、ドリル本体４にダンパー３の軸方向と略平行に取り付けられる。 - 特許庁

A parallel processing encryption module generates an initial value of n-bit by inputting an initial value of (I-n) bit, a plaintext and a secret key, and then generates an initial value of I bit by combining the initial value of n-bit thus generated and the initial value of (I-n) bit thus input.例文帳に追加

並列処理暗号モジュールが、ｌ−ｎビットの初期値と平文と秘密鍵とを入力し、ｎビットの初期値を生成し、生成したｎビットの初期値と入力したｌ−ｎビットの初期値とを結合してｌビットの初期値を生成する。 - 特許庁

A transmission bit sequence is input from an input terminal 1 to a serial/parallel converter 2, and divided into bit sequences for the number of transmission streams.例文帳に追加

送信ビット系列が入力端子１からシリアル・パラレル変換器２へ入力され，送信ストリーム数分のビット系列に分けられる。 - 特許庁

Plural pieces of N-bit parallel digital data of a frequency F1 are parallelized and converted into M-bit plaintext input block data of a frequency F2.例文帳に追加

周波数Ｆ１、Ｎビットパラレルのディジタルデータを、複数個パラレル化して周波数Ｆ２、Ｍビットの平文入力ブロックデータに変換する。 - 特許庁

The stored duty cycle signals are output by sampling to generate multiple parallel single-bit data each having one bit.例文帳に追加

サンプリングすることにより、保存されたデューティ・サイクル信号が出力され、各々１ビットを有する複数のパラレルなシングルビット・データを生成する。 - 特許庁

The second bit line 15 is at least parallel to the first bit line 14 near the storage element 28, while not contacting to the storage element 28.例文帳に追加

第２のビット・ライン１５は、第１のビット・ライン１４と少なくとも記憶素子２８付近で並行し、記憶素子２８と非接触である。 - 特許庁

A receiving means 160 restores the received series-signal data to the parallel-signal data in the specified bit width, restores the parallel-signal data to the parallel-signal data in an arbitrary bit width, and converts the parallel-signal data into a signal synchronized with specified clocks, respectively.例文帳に追加

受信手段１６０は、受信した直列信号データを所定のビット幅の並列信号データに復元し、さらに、任意のビット幅を有する並列信号データに復元した上で、それぞれ所定のクロックに同期した信号に変換するようにした。 - 特許庁

An operation testing serial digital signal inputted to the input terminal 11b is converted into an n-bit parallel digital signal through a serial/parallel converter 17, an n-bit counter 18 and a flip flop(FF) 19.例文帳に追加

シリアル／パラレル変換部１７乃至フリップフロップ１９は、入力端子１１ｂに入力される動作テスト用のシリアルディジタル信号をｎビットパラレルディジタル信号に変換する。 - 特許庁

A parallel conversion section 2 applies parallel conversion to an input serial bit stream subjected to oversampling by an oversampling section 1, a data division section 3 divides the bit stream into groups corresponding to the number of oversampling times, and a word searching section 4 searches a reference word of the divided bit stream.例文帳に追加

オーバーサンプリング部１でオーバーサンプリングした入力シリアルビット列をパラレル変換し、データ分割部３でオーバーサンプリングの回数のグループに分割し、分割したビット列に対してワード検索部４で基準ワードの検索を行う。 - 特許庁

The parallel write restriction circuit restricts the bit lines to which the write current flows in parallel, according to difference in write unit.例文帳に追加

並列書き込み制限回路は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の相違に応じて制限する。 - 特許庁

In the serial/parallel conversion part 21, the bit data transmitted from the exclusive control part 20 are transformed into parallel data to stores to the buffer memory 22.例文帳に追加

シリアル／パラレル変換部２１では、排他制御部２０から伝達されたビットデータをパラレルデータに変換し、バッファメモリ２２に記憶する。 - 特許庁

A serial/parallel conversion circuit 30 converts a base band signal AN into 4-bit parallel data in response to the clock signals CLK1 and CLK2.例文帳に追加

シリアル／パラレル変換回路３０は、クロック信号ＣＬＫ１，ＣＬＫ２に応答してベースバンド信号ＡＮを４ビットのパラレルデータに変換する。 - 特許庁

A plurality of selection transistors are connected in parallel between the memory cells and the first bit line.例文帳に追加

複数の選択トランジスタが記憶素子と第１のビット線との間で並列に接続されている。 - 特許庁

Arithmetic processing is carried out between the entries and the ALUs in a bit serial mode in parallel to the respective entries.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

The arithmetic processing is executed between the entries and the ALUs in bit serial fashion in parallel.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

On a semiconductor substrate, the element selection lines 5 are arranged in parallel with the bit lines 4.例文帳に追加

そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。 - 特許庁

To provide a synchronous data transmission system that uses parallel data with n-bit width for a data stream of n-channels independent of each other.例文帳に追加

ｎビット幅のパラレルデータを互いに独立したｎチャンネルのデータストリームとして使用する。 - 特許庁

To generate bit map data of high picture quality and to execute facing operation and page editing operation in parallel.例文帳に追加

高画質のビットマップデータを生成し、且つ面付け作業とページ編集作業を並列に行う。 - 特許庁

A 2-multiplex circuit 19 skips idle bits or a parity bit to multiplex the parallel data into serial data.例文帳に追加

２多重回路１９は、空きビット又はパリティーをスキップして、並列データをシリアルデータに多重する。 - 特許庁

The wiring resistance of the bit line is greatly reduced by its parallel combined resistance, and a bit line writing current is increased.例文帳に追加

ビット線の配線抵抗が、その並列合成抵抗により大幅に低減することができ、ビット線書込電流を大きくすることができる。 - 特許庁

The D-F/F 66 latches 32-bit parallel sound data from the S/P converter 62 according to a reproduction sound clock from the PLL circuit 64 and outputs the 32-bit parallel sound data to a D/A converter 68.例文帳に追加

音声データは、Ｄ−Ｆ／Ｆ６６は、ＰＬＬ回路６４からの再生音声クロックに従い、Ｓ／Ｐ変換器６２からの３２ビットパラレル音声データをラッチし、Ｄ／Ａ変換器６８に出力する。 - 特許庁

The flash memory data storage apparatus renders its embedded flash memory to be accessed with 128-bit data in parallel in a period of 80 ns, while communicating with an external system for 16-bit data in parallel during a period of 20 ns.例文帳に追加

内蔵フラッシュメモリに対しては８０ｎｓの周期で１２８ビットのデータが並列にアクセスされ、外部システムとは２０ｎｓの周期の間に１６ビットのデータが並列に送受信できることになる。 - 特許庁

To provide a phase adjustment circuit and a phase adjusting method which convert a serial input signal into an X.n-bit parallel signal and can subsequently perform phase adjustment in the phase adjustment circuit performing phase adjustment of an n-bit (bit) unit.例文帳に追加

本発明は、ｎビット（bit ）単位の位相調整を行う位相調整回路において、シリアル入力信号をＸ・ｎビットのパラレル信号に変換後に位相調整可能な位相調整回路およびその位相調整方法に関する。 - 特許庁

A parallel data supply circuit 18 supplies the first parallel data having the effective bit width of 4 or 5 following a frequency-divided clock DCLK.例文帳に追加

並列データ供給回路１８は、有効ビット幅が４又は５ビットの第１並列データを分周クロックＤＣＬＫに従って供給する。 - 特許庁

A k-bit information bit string is inputted from an information signal source 10, and the encoder 20 encodes the k-bit information bit string to an n-bit encoded bit string of a parallel sequence at an encoding rate (k/n), and n repeat pulse trains are generated by the pulse generator 30 and transmitted as UWB-IR from the antenna 90.例文帳に追加

情報信号源１０からｋビットの情報ビット列が入力され、符号器２０は、符号化率（ｋ／ｎ）で、ｋビットの情報ビット列を並列系列のｎビットの符号化ビット列に符号化し、パルス発生器３０においてｎ個の繰返しパルス列が生成されてアンテナ９０からＵＷＢ−ＩＲとして送信される。 - 特許庁

The transistor includes a gate protecting insulating film 6 disposed in the direction of the diffusion bit line in parallel with the bit line insulating film via the same insulating film as the gate insulating film.例文帳に追加

ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜６を有する。 - 特許庁

A shift amount calculation circuit 11 counts the bit number of '0' continued from the uppermost bit for parallel data a, and outputs shift amount data b.例文帳に追加

シフト量算出回路１１は並列データａに対して、最上位ビットから連続する“０”のビット数を計数し、シフト量データｂを出力する。 - 特許庁

The ends of normal operation precharge and inspection precharge circuits are connected in parallel to the bit lines of the bit line pair of a SRAM.例文帳に追加

ＳＲＡＭのビット線対の各ビット線のそれぞれに、通常動作用プリチャージ回路と検査用プリチャージ回路の各一端が並列接続される。 - 特許庁

One bit line is selected in parallel from each of the first and the second bit line groups, a bit line of a non-selection state adjacent to the selected bit line is clamped to a reference potential, while at least one of bit lines of a residual non-selection state is made a floating state.例文帳に追加

第１および第２のビット線群のそれぞれから１つのビット線が並行して選択され、該選択ビット線に隣接する非選択状態のビット線が基準電位にクランプされるとともに、残りの非選択状態のビット線の少なくとも一つがフローティング状態とされる。 - 特許庁

To provide a data transmission system that prevents occurrence of a transmission error due to a simultaneously changed state in multi-bit parallel transmission of data.例文帳に追加

データの多ビット並列伝送において同時状態変化に起因する送信誤りを防止する。 - 特許庁

It is arranged parallel to Nishitonotsuka-kofun Tumulus (length: 234 meters), a huge keyhole-shaped mound, which is a bit older than Higashidonozuka-kofun Tumulus, right on the east side. 例文帳に追加

少し古い巨大前方後円墳西殿塚古墳（234メートル）のすぐ東側に並列している。 - Wikipedia日英京都関連文書対訳コーパス

To detect a fault of a transmitter that applies parallel processing to a signal in its inside and an error in a parity bit.例文帳に追加

内部で信号を並列処理する伝送装置の故障と、パリテイビットの異常とを、検出する。 - 特許庁

A digital operation processing part 14 applies digital signal processing to the inputted n-bit parallel digital signal.例文帳に追加

ディジタル演算処理部１４は、入力されたｎビットパラレルディジタル信号にディジタル信号処理を施す。 - 特許庁

A transmitting means 150 synchronizes a plurality of asynchronous parallel-signal data with parallel-signal data synchronized with a BCLK1 as a common clock, converts the asynchronous parallel-signal data into parallel signals in a specified bit width, and converts the parallel signals into series-signal data and transmits them.例文帳に追加

送信手段１５０は、複数の非同期の並列信号データを、共通のクロックであるＢＣＬＫ１に同期した並列信号データに同期させた上で、所定のビット幅の並列信号に変換し、さらに、直列信号データに変換して送信する。 - 特許庁

Parallel data in 2 bits generated by applying error correction coding to a real time packet TP1 are inserted to two bits at the MSB (Most Significant Bit) side of 6-bit input to a 64QAM modulator 706.例文帳に追加

リアルタイムパケットＴＰ１を誤り訂正符号化することにより生成した２ビットのパラレルデータを、６４ＱＡＭ変調器７０６の６ビット入力のうちのＭＳＢ（Most Significant Bit）側の２ビットに入力している。 - 特許庁

A two-parallel separate circuit 18 adds at least one idle bit or other data to odd number of data included in a data group to separate the data into 2-parallel data.例文帳に追加

２並列分離回路１８は、データ群に含まれる奇数個のデータに少なくともひとつの空きビット又は他のデータを加えて、２並列データに分離する。 - 特許庁

A semiconductor memory device using a N (N: natural number ≥2) bit prefetch scheme is provided with a serial/parallel converter, parallel/ serial converter, and a column decoder.例文帳に追加

Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用する半導体メモリ装置は、直列／並列変換器、並列／直列変換器及びカラムデコーダを具備する。 - 特許庁

CLOCK SIGNAL EXTRACTING CIRCUIT, PARALLEL DIGITAL INTERFACE HAVING THE SAME, CLOCK SIGNAL EXTRACTING METHOD AND PARALLEL DATA BIT SIGNAL SYNCHRONIZING METHOD HAVING THE SAME例文帳に追加

クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 - 特許庁

In addition, since the readout of the n-bit parallel data #1-#n synchronized to a system clock clk can be started not from the data of the leading bit #1, but from that of the next bit #2, the outputting timing of the data #2-#n of the bits after the leading bit also becomes earlier.例文帳に追加

さらに、システムクロックｃｌｋに同期したｎビットのパラレルデータの読み出しを先頭ビットからではなく先頭ビットの次のビットのデータから行なうことができるため、先頭ビット以降のビットのデータ＃２〜＃ｎの信号が出力されるタイミングも早まる。 - 特許庁

A data converter 27 is accessible in a bit parallel word serial format from a data bus 26 side, and is constituted of a plurality of basic data converters accessible in the bit serial word parallel format from an internal bus 25 side.例文帳に追加

データ変換器２７は、データバス２６側からビットパラレル・ワードシリアル形式でアクセス可能であり、内部バス２５側からビットシリアル・ワードパラレル形式でアクセス可能な複数面の基本データ変換器によって構成される。 - 特許庁

Specifically, the shared source line S1 extends to parallel a selection gate line CGL1 and a memory gate line MGL1 instead of being arranged to parallel a bit line D1 and a bit line D8.例文帳に追加

具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。 - 特許庁

A parallel-serial conversion circuit 112 reads a 8-bit parallel data out of a memory 100 according to the delay parallel data clock (DP_CLK), and converts it into a serial data according to the serial data clock (S_CLK).例文帳に追加

並直列変換回路１１２は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に応じて８ビットの並列データをメモリ１００から読出し、直列データ・クロック（Ｓ＿ＣＬＫ）に従って直列データに変換する。 - 特許庁

To provide an optical multiplexer which directly and easily multiplexes parallel signal light with a high bit rate.例文帳に追加

パラレル信号光を、直接かつ容易に、高ビットレートで多重化することができる光多重装置を提供する。 - 特許庁