「bit-parallel」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The semiconductor storage device is provided with: memory cell arrays MA including a plurality of mutually parallel word lines WL; a plurality of mutually parallel bit lines BL formed so as to cross the word lines WL; and memory cells MC which are arranged at intersections with the word lines WL and the bit lines BL and each of which has a variable register VR and a diode Di connected thereto serially.例文帳に追加

半導体記憶装置は、互いに平行な複数のワード線ＷＬと、ワード線ＷＬと交差するように形成された互いに平行な複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され、可変抵抗素子ＶＲとダイオードＤｉとが直列接続されたメモリセルＭＣを含むメモリセルアレイＭＡとを備える。 - 特許庁

The line memory device 100 includes a line memory macro 101 which uses serial/parallel conversion, a shift register 111 which has its capacity equal to the bit width of the data to be converted into the parallel data, a selector 109 and a control block 110 which controls the register 111 and selector 109.例文帳に追加

ラインメモリ装置１００は、シリアルパラレル変換を用いたラインメモリマクロ１０１、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ１１１、セレクタ１０９、シフトレジスタ１１１とセレクタ１０９を制御する制御ブロック１１０とを備える。 - 特許庁

When encoding a plurality of motion picture frames in parallel, rate control is performed based on information of the bit amount produced among motion picture frames being encoded to execute parallel encode of the motion picture frames and the rate control in a synchronization point 6-2.例文帳に追加

複数の動画フレームを並列にエンコードを行う際に、エンコードされている動画フレーム中の生成ビット量のフォートバック情報に基づいてレート制御を行い、動画フレームのエンコードと、同期ポイント６−２におけるレート制御を並行して行う。 - 特許庁

A serial parallel conversion circuit 1 applies byte interleave demultiplexing to a received STS-3c concatenation signal, serial parallel conversion circuits 2-4 apply bit interleave demultiplexing to the demultiplexed concatenation signals, and BIP-N arithmetic circuits 5-7 conduct an arithmetic operation of a BIP-N code.例文帳に追加

シリアルパラレル変換回路１は入力されたＳＴＳ−３ｃのコンカチネーション信号をバイトインタリーブ分離し、シリアルパラレル変換回路２〜４ではその信号をビットインタリーブ分離し、ＢＩＰ−Ｎ演算回路５〜７はＢＩＰ−Ｎ符号の演算を行う。 - 特許庁

In an input parallel conversion circuit 62, the information bits input at the (q) bit units are stored in a buffer, and the information bits in mp bit parts are output in the stored order in the stored information bits at the timing of excesses over mp bits of the quantities of storages.例文帳に追加

入力パラレル変換回路６２においては、qビット単位で入力される情報ビットがバッファに蓄積され、蓄積量がmpビットを超えたタイミングで、蓄積された情報ビットのうち、蓄積された順にmpビット分の情報ビットが出力される。 - 特許庁

To provide a trigger signal generation circuit of a bit error measuring instrument capable of obtaining a trigger signal by providing only one comparator for a 16-bit parallel signal to perform pattern detection and re-timing a coincidence output pulse of the comparator with a fast clock signal.例文帳に追加

16ビットの並列の信号に対してコンパレータを１個だけ設けてパターン検出を行い、コンパレータの一致出力パルスを高速クロック信号でリタイミングすることによってトリガー信号を得られるビットエラー測定装置のトリガー信号発生回路を提供する。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

After voltage of all bit lines is charged up to the power source voltage Vcc through PMOS transistor PT21 prior to write, bit lines are connected to supply sources of voltage in accordance with latch data of latch circuits Q23, Q22, Q21, and also write is performed in parallel.例文帳に追加

書き込み前に全ビット線電圧をＰＭＯＳトランジスタＰＴ２１を通して電源電圧Ｖ_CCに充電した後、ビット線をラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータに応じた電圧の供給源に接続させ、かつ並列的に書き込みを行う。 - 特許庁

Also, a plurality of memory cells are connected to bit lines, the bit lines are connected to the second level shifter at a second connection point, while coupled to parallel sense amplifiers, write-in buffers, and first and second diodes, and connected to data input/output pins through these.例文帳に追加

また、複数のメモリセルをビットラインに接続し、該ビットラインは第２接続ポイントにおいて第２レベルシフターに接続するとともに、並列するセンサー増幅器と、書き込みバッファと、及び第１、第２ダイオードにカップリングし、これらを介してさらにデータ出入力ピンに接続する。 - 特許庁

In retrieving a character string based on a conditional formula including a plurality of retrieval character strings, the signatures of all retrieval character strings included in the conditional formula are extracted, and a cursor for scanning a bit map bit-sliced according to bits whose values are 1 of each signature is prepared, and retrieval is executed by making the cursor scan the bit map according to the contents of the conditional formula in parallel.例文帳に追加

複数の検索文字列が含まれる条件式に基づいて文字列を検索する際に、条件式に含まれる全ての検索文字列のシグネチャーを摘出し、各シグネチャーの値が１であるビットに応じてビットスライスされたビットマップを走査するカーソルを用意し、そのカーソルを条件式の内容に従って並行に走査させながら検索する。 - 特許庁

An arithmetic operation circuit 13 applies calculation to parallel data converted by shifting logarithmic likelihood ratio L(a'_i) in a p-stage shift register 12 by using a symbol correspondence rule of data before and after demodulation, and obtains the parallel data of the logarithmic likelihood ratio of m-bit code data after demodulation.例文帳に追加

算術演算回路１３は、ｐ段シフトレジスタ１２で対数尤度比Ｌ(a'_i)をシフトして変換されたパラレルデータに対して、復調前後データのシンボル対応規則を用いた演算を行い、復調後のｍビット符号データの対数尤度比のパラレルデータを得る。 - 特許庁

A P/S converter 26 converts a 32-bit parallel output of an A/D converter 20 into a serial output according to a clock whose frequency is 52 times as high as that of a quantized clock 24 for sound data.例文帳に追加

Ｐ／Ｓ変換器２６は、音声データ用量子化クロック２４の５２倍の周波数のクロック２８に従いＡ／Ｄ変換器２０の３２ビットパラレル出力をシリアル化する。 - 特許庁

Therefore, even if there is bit transformation in any one of data sent by the first to third parallel communication lines Lc1-Lc3, the second MPU22 can recognize a normal motor command value.例文帳に追加

このため、第１〜第３のパラレル通信ラインＬｃ１〜Ｌｃ３により送られてきたデータのいずれか１つにビット化けがあっても、第２のＭＰＵ２２は正常なモータ指令値を認識可能となる。 - 特許庁

In the illumination apparatus, the LEDs 13 are made to emit the light with brightness corresponding to a ratio of "1" to "0" of the bit patterns which are sent out to respective driving parts 12 from an output port 1d in parallel and stored in the buffer 1a2.例文帳に追加

そして、出力ポート１ｄから並列に各駆動部１２に送出され、バッファ１ａ２に格納されたビットパターンの「１」，「０」の比に応じた明るさでＬＥＤ１３は発光する。 - 特許庁

To reduce test time when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND flash memory, and furthermore extremely reduce the test time through parallel processing of a plurality of chips.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

A plurality of word lines WL provided on the source line SL and a plurality of bit lines BL provided to a memory cell upper part are provided in parallel each perpendicular to the source line SL.例文帳に追加

ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。 - 特許庁

Receiving parallel data in 10-bit, each of data reception sections 110-117 converts the data into serial data and gives the converted data to switch sections 120-129.例文帳に追加

データ受信部１１０〜１１７各々は１０ビットのパラレル形式のデータを受信すると、そのデータをシリアル形式のデータに変換し、変換したデータをスイッチ部１２０〜１２９へと送出する。 - 特許庁

Since the boundary of the unit code data U1, U2, ... as shown in Fig.(c) is surely an N-bit integer multiple from the head, the unit code data are divided into a plurality of data at the boundary to perform decoding by parallel processing.例文帳に追加

図(c) に示す単位符号データＵ１，Ｕ２，...の境界は、必ず先頭からＮビットの整数倍目になるので、当該境界で複数に分割し、並列処理による復号化を行う。 - 特許庁

And a write-in signal is inputted to a pair of bit lines(BL2, XBL2) of a cell MC12 to be written from a write-in circuit WC2 in this parallel connection.例文帳に追加

そして、この並列接続が行われた状態で、書き込み対象セルＭＣ１２のビット線対（ＢＬ２，ＸＢＬ２）に対し書き込み回路ＷＣ２から書き込み信号が入力される。 - 特許庁

To provide a very-fast multichannel optical switch which converts a serial signal light train with a high bit rate of ≥1 Tbit/s into spatially separated parallel signal light trains.例文帳に追加

１Ｔｂｉｔ／ｓ以上という高ビットレートのシリアルな信号光列を、空間的に分離されたパラレルな信号光列に変換する超高速の多チャンネル光スイッチを提供する。 - 特許庁

To improve a compression ratio of predicted images with reducing a processing amount related to motion search and motion compensation, and achieve parallel processing for every bit plane.例文帳に追加

動き探索や動き補償に係る処理量を軽減しながら、予測画像の圧縮率の向上をはかることができ、ビットプレーン単位の並列処理を実現することができるようにする。 - 特許庁

By counting the enable signal sinenb, the generator 30 decodes the above counter value and generates the write enable signal sdec[N-1:0] into an arbitrary bit in the parallel data dat[0]... to be output.例文帳に追加

生成部３０は、イネーブル信号sinenbをカウントしてこのカウント値をデコードし、出力対象となるパラレルデータdat[0]，・・・における任意ビットへの書き込みイネーブル信号sdec[N-1:0]を生成する。 - 特許庁

A signal processing section 282 receives 10-bit pixel data D0 via a horizontal signal line 18, applies predetermined signal processing to the data, and transmits the result to a switching section 284 as data of a parallel form.例文帳に追加

信号処理部２８２は、水平信号線１８を介して１０ビットの画素データＤ０を受け取り、所定の信号処理をして切替部２８４にパラレル形式のデータとして渡す。 - 特許庁

To directly and easily convert a multiple parallel signal light of spatially one dimension or two dimension to a high bit rate, 1 Tbit/s or more, serial signal light.例文帳に追加

空間的に１次元または２次元の多チャンネルのパラレル信号光を、直接かつ容易に、１Ｔｂｉｔ／ｓ以上というような高ビットレートのシリアル信号光に変換できるようにする。 - 特許庁

In this case, in parallel N-bit constitution, the first N bits of a sequence are read to output, remaining bits are shifted and new N bits are generated all in one clock cycle.例文帳に追加

並列Ｎ−ビット構成では、シーケンスの最初のＮビットが出力に読み出され、残りのビットをシフトさせ、新しいＮビットを発生することを、全て１クロック・サイクルで行う。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

The lower electrode 21 is provided on a plane parallel to the surface of the substrate 11 at a position shifted in a direction approaching the bit contact electrode BC from immediately above the node contact electrode NC.例文帳に追加

下部電極２１は、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずれた位置に設けられている。 - 特許庁

To provide a floating point multiplier which performs floating point multiplication at high speed by generating a sticky bit in parallel to the multiplication of mantissa part of floating point data.例文帳に追加

浮動小数点データの仮数部の乗算動作に並行してスティッキービットを生成することにより、高速に浮動小数点乗算を行う浮動小数点乗算器を提供する。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

By control of a control part 914, received data of P/2 bit read, which is read first of the P parallel bits is once stored in a register 912 at the first initial time of two times.例文帳に追加

制御部９１４の制御によって、2時刻のうちの最初の1時刻目に、Pパラレルビットのうち先に読み出されたP/2のビットの受信データがレジスタ９１２に一旦格納される。 - 特許庁

Thus, since the plurality of sense amplifiers are allocated to the same bit lines BL and they are operated in parallel, read-out of data can be performed at high speed.例文帳に追加

このように、同じビット線ＢＬに対して複数のセンスアンプが割り当てられており、これらを並列に動作させていることから、データの読み出しを高速に行うことが可能となる。 - 特許庁

The semiconductor storage device 100 comprises a plurality of bit line diffusion layers 108 formed above a p-type semiconductor substrate 101 in such a manner as to extend in parallel with each other, and a plurality of word line electrodes 110 formed above the semiconductor substrate 101 in such a manner as to extend in a direction respectively crossing the bit line diffusion layers 108 and in parallel with each other.例文帳に追加

半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。 - 特許庁

The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.例文帳に追加

複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁

The reference cells 205 of a first column arranged along the bit line 207 are connected in parallel with the reference cells 205 of a second column arranged along the bit line 208, and the reference cells 205 of the first and second columns positioned on the same row are in a magnetized state different each other.例文帳に追加

ビット線２０７に沿って並ぶ第１の列のリファレンスセル２０５は、ビット線２０８に沿って並ぶ第２のリファレンスセル２０５と並列接続されており、同一の行に位置する第１および第２の列のリファレンスセル２０５は、互いに異なる磁化状態を有している。 - 特許庁

The first memory cells are arranged at the intersection points at which a plurality of first word lines cross a plurality of first bit lines which cross the plurality of first word lines, and the second memory cells are arranged at the intersection points at which second word lines arranged in parallel to the first word lines cross the plurality of the first bit lines.例文帳に追加

第１メモリセルは複数の第１ワード線と、複数の第１ワード線と交差する複数の第１ビット線の交点に配置され、第２メモリセルは第１ワード線と平行して配置される第２ワード線と複数の第１ビット線との交点に配置される。 - 特許庁

A control circuit receiving the data to be converted first discharges the capacitor corresponding to a bit '0' of the data to be converted, then charges up the capacitor corresponding to a bit '1' of the data to be converted by a prescribed voltage VDD, and further connects all the capacitors C1 to C4 in parallel with each other.例文帳に追加

制御回路は被変換データが供給されると、まず被変換データのビット”０”に対応するコンデンサを放電し、次に、被変換データのビット”１”に対応するコンデンサを一定電圧ＶＤＤによって充電し、次に、全コンデンサＣ１〜Ｃ４を並列接続する。 - 特許庁

The substrate discrimination part 4 is equipped with a bond application region 7 where bit regions 6 in that bond 5 is or is not coated by a bond-coating machine for fixing the electronic components are provided in parallel, and a decimal display region 9 where a decimal display 8 is displayed corresponding to each bit region 6.例文帳に追加

基板判別部４は電子部品固定用ボンド塗布機によりボンド５が塗布もしくは非塗布とされるビット領域６が並設されたボンド塗布領域７と、各ビット領域６に対応して１０進数表示８がそれぞれ表示された１０進数表示領域９とを備える。 - 特許庁

The ECC circuit 103 executes encoding processing and decoding processing in parallel in 8 bits wherein 4224 bits being 8 times 528 bits used for a unit of writing and reading applied to one memory cell area 101j are adopted for an information bit length and one check bit ECC in 40 bits are assigned to the data.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

A high-open-circuit-voltage gain bit line sensing differential amplifier circuit provided at each bit line, includes a feedback resistor and a high-open-circuit-voltage gain amplifier, arranged in parallel, wherein a resistance of the feedback resistors is greater than a resistance of any of the memory resistors programmed at a low resistance state.例文帳に追加

各ビット線上にある高開路電圧利得のビット線検出差動増幅回路は、帰還抵抗と高開路電圧利得のビット線検出差動増幅器を並列に配置してなり、帰還抵抗の抵抗値は、低抵抗状態に書き込まれた何れのメモリ抵抗体の抵抗値よりも大きい。 - 特許庁

A memory cell array having (n+1) bit lines arranged in parallel inclusive of their redundant parts is divided into a plurality of blocks BLK1-BLK8, and substitution designation parts 11a1-11a8 are provided, which each designate bit lines having defective memory cells to each of the blocks BLK1-BLK8, respectively.例文帳に追加

冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックＢＬＫ１〜ＢＬＫ８に分割し、各ブロックＢＬＫ１〜ＢＬＫ８に対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部１１ａ１〜１１ａ８を設ける。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

Since the delay caused by the signal line between a register 101 which outputs the data #1 of leading bit of n-bit parallel data #1-∼ and a latch circuit 6 or the gate of an amplifier circuit 3 can be eliminated by shortening the signal line, the outputting timing of the data #1 becomes earlier.例文帳に追加

ｎビットのパラレルデータ＃１〜＃ｎの先頭ビットのデータ＃１を出力するレジスタ１０_1とラッチ回路６との間の信号線を短くすることによって、信号線による遅延や増幅回路３のゲートによる遅延をなくすことができるため、先頭ビットのデータ＃１の信号が出力されるタイミングが早まる。 - 特許庁

In the debug function-incorporated microcomputer, a DBG (debug unit) 3, when tracing the instruction bus 12 via an output bit width of 8 bits smaller than 32 bits of the bit width of the instruction bus 12, traces every 4 higher bits of two instructions parallel output to the instruction bus 12.例文帳に追加

デバック機能内蔵型マイクロコンピュータにおいて、ＤＢＧ（デバックユニット）３は、命令バス１２のビット幅の３２ビットよりも少ない８ビットの出力ビット幅で命令バス１２をトレースする時、命令バス１２に並列出力される２つの命令を上位から４ビットづつトレースする。 - 特許庁

After the parallel data read from the SDRAM 106 is converted into a serial data, its syndrome is calculated, the obtained syndrome is used to find an error position in the serial data which is read out; the error position data is corrected through bit inversion; then the serial data whose error correction has been completed is converted into parallel data.例文帳に追加

ＳＤＲＡＭ１０６より読み出したパラレルデータをシリアルデータに変換した後にシンドロームを計算し、得られたシンドロームにより読み出したシリアルデータの誤り位置を見つけし、その誤り位置データをビット反転により訂正し、該訂正が終了したシリアルデータをパラレルデータに変換する。 - 特許庁

Besides, since all the arithmetic concerning the multiple accuracy data can be simultaneously and parallel executed by dividing the data into the mutually independent arithmetic elements for the units of single accuracy data X for the 32-bit length, the parallel throughput of the data-driven processor can be exhibited at the maximum.例文帳に追加

また、多倍精度データは３２ビット長の単精度データＸ単位の互いに独立な演算要素に分割することによってデータについての演算をすべて同時並列に実行できるから、データ駆動型処理装置の並列処理能力を最大限に発揮できる。 - 特許庁