「bit-parallel」に関連した英語例文の一覧と使い方(3ページ目)

受信側STM フレーム同期回路12では、フレーム同期パターンを検出してビット位相のパターンを調べ、そのパターンを示すビット並べ替え情報110 を生成すると共に、そのパターンに基づいてパラレルデータ102 に対してビット並べ替え処理を施し、バイト同期のとれたパラレルデータ106 を生成する。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

To provide a semiconductor device in which a bit line is linear and a cell transistor in a longitudinal direction is parallel with a bit line direction, and further, the bit line is wired on a location overlapping the cell transistor when viewed from above.例文帳に追加

ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。 - 特許庁

例文

In this system, when a Wyner-Ziv frame is input from an information source at an encoder side, the frame is divided into bit planes, syndrome bits are generated corresponding to the bit planes, and the syndrome bits and the bit planes are transmitted to a decoder side in parallel.例文帳に追加

本発明は、エンコーダ側において、Wyner-Zivフレームが情報源から入力されると、ビットプレーンに分割し、ビットプレーンに対するシンドロームビットを生成し、該ビットプレーンと共にデコーダ側に並列に送信する。 - 特許庁

例文

A start/stop bit detecting circuit 3 detects the bit position right after character data t3 as a stop bit t2 and outputs it to a serial-parallel converting circuit 4 successively to the character data t3 when the data are '0'.例文帳に追加

スタート／ストップビット検出回路３は、ストップビットｔ２として、キャラクタデータｔ３直後のビット位置を検出し、そのデータが“０”である場合には、キャラクタデータｔ３に続けてシリアル／パラレル変換回路４に出力する。 - 特許庁

To prevent a malfunction on comparison action in upper bit/lower bit conversion and to reduce the current consumption without additionally installing a comparator with high accuracy for a lower bit in a serial-parallel A/D converter.例文帳に追加

直並列型Ａ／Ｄ変換器において、高精度な下位ビット用の比較器を増設することなく、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、消費電流を低減すること。 - 特許庁

This device is constituted so that a pre-charge control signal of a bit line load circuit 3 is generated by a bit line load control circuit 4 from a word line selecting signal arranged parallel to the bit lines and a pre-charge clock signal.例文帳に追加

この発明は、ビット線と並行に配置されたワード線選択信号とプリチャージクロック信号とから、ビット線負荷制御回路４によりビット線負荷回路３のプリチャージ制御信号を生成するように構成される。 - 特許庁

The thickness of the bit-line insulating film 105 is smaller than that of the ONO film 102, and the upper surface of the bit-line insulating film 105 is parallel to that of the ONO film 102.例文帳に追加

ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 - 特許庁

The switching part of the second pipeline stage output an even-number data 1 bit from the even-number data latch and an odd-number data 1 bit from the odd-number data latch in parallel to latch them.例文帳に追加

第２パイプライン段のスイッチング手段は、偶数データラッチから偶数データ１ビット及び奇数データラッチから奇数データ１ビットを並列に出力してラッチする。 - 特許庁

Each operation module 9 is constituted of shifting n1 parallel computing elements each of which is formed by n1 one-bit operation cells in each bit.例文帳に追加

このｙ個の演算モジュールの各々は、ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１段の並列演算器を１ビットずつシフトさせて配置して構成され。 - 特許庁

A parallel signal of 12 bit from a CDS (Correlated Double Sampling)&A/D section 103 or a parallel signal of 36 bit from an A/D section 104 is inputted in an LVDS conversion section 105, and the LVDS conversion section converts the inputted parallel signal into a serial signal for LVDS transmission.例文帳に追加

ＣＤＳ＆Ａ／Ｄ部１０３からの１２ｂｉｔのパラレル信号あるいはＡ／Ｄ部１０４からの３６ｂｉｔのパラレル信号は、ＬＶＤＳ変換部１０５に入力され、ＬＶＤＳ変換部１０５では入力されたパラレル信号をＬＶＤＳ伝送のためのシリアル信号に変換する。 - 特許庁

Then, the serial signals are converted to 8-bit R, G, B and Y digital image signals by the serial-parallel converter 58 and the serial-parallel converters 60A-60D.例文帳に追加

そして、シリアル信号を、シリアル／パラレル変換器５８、シリアル／パラレル変換器６０Ａ〜６０Ｄにより、８ビットで構成されるＲ、Ｇ、Ｂ、Ｙのデジタル画像信号に変換する。 - 特許庁

A plurality of bit wires BL1 disposed in parallel each other are disposed so that they are intersecting over a plurality of word wires WL1 disposed in parallel each other.例文帳に追加

互いに平行に配設された複数のワード線ＷＬ１の上部において交差するように、互いに平行に配設された複数のビット線ＢＬ１が配設されている。 - 特許庁

During data read, each of the data read circuits RDV1 to RDVM operates to read M-bit data in parallel.例文帳に追加

データ読出時には、データ読出回路ＲＤＶ１〜ＲＤＶＭの各々を動作させて、Ｍビットのデータが並列に読出される。 - 特許庁

A memory 20 previously stores advance/delay references, corresponding to layout patterns of bit data values in the parallel data.例文帳に追加

記憶部２０には、予めパラレルデータにおけるビットデータ値の配列パターンに対応した進み／遅れ基準が記憶されている。 - 特許庁

To reduce the write time when the bit line voltage is changed according to write data to execute the multivalued parallel write.例文帳に追加

ビット線電圧を書き込みデータに応じて変えて多値並列書き込みを行う場合に、書き込み時間を短縮する。 - 特許庁

Parallel multiplexed signal lines b1 to be used at a normal time are distributed and arranged at the crossconnection buses by nearly equal bit division.例文帳に追加

正常時に使用されるパラレル多重化信号線ｂ_1 は、ほぼ均等なビット分割で交絡バスに分散して配される。 - 特許庁

A shift register 103 converts RF digital signals serially inputted from an antenna into n-bit parallel carrier patterns.例文帳に追加

シフトレジスタ１０３は、アンテナからシリアル入力されるＲＦデジタル信号をｎビットパラレルの搬送波パターンに変換する。 - 特許庁

The error detection circuit detects a bit error rate of the receiving-side parallel signal in a test for signal transmission.例文帳に追加

エラー検出回路は、信号伝送に関する試験の際に受信側パラレル信号のビット誤り率を検出する。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

A burn-in test of first to sixth step in which voltage application time are equal is performed for a semiconductor memory constituted so that a pair of bit lines having twist structure in which bit lines cross each other and a pair of bit lines having non-twist structure in which bit lines are in parallel each other.例文帳に追加

ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。 - 特許庁

To provide a device and a method for parallel trellis encoding modulation performed by generating a bit (21) obtained by encoding a bit which is not encoded and generating the interleaved version (22) of the bit encoded from the bit which is not encoded.例文帳に追加

コード化されていないビットからコード化されたビット（２１）を生成し、また、コード化されていないビットからコード化されたビットのインターリーブされたバージョン（２２）を生成することにより実行される並列連結トレリス・コード化変調を実行するための装置および方法を提供する。 - 特許庁

When inputs D1, D2 are inputted to a digital comparator 1 in parallel, one-bit comparison flags E1, E2, F1, F2 corresponding to whether all the inputted bit data are the same are outputted from one-bit comparators 11, 12.例文帳に追加

デジタル比較器１では、入力Ｄ１，Ｄ２が並列に入力されると、１ビット比較器１１，１２によって、入力されたビットデータがすべて同一であるか否かに応じた１ビット比較フラグＥ１，Ｅ２，Ｆ１，Ｆ２が出力される。 - 特許庁

A decoding device performing the entropy decoding of a bit stream to be inputted for outputting has shifters 102, 105 that are provided in parallel to the input of the bit stream and successively shift the inputted bit stream for holding.例文帳に追加

入力されるビットストリームをエントロピー復号化して出力する復号化装置は、ビットストリームの入力に対して並列に設けられ、入力されたビットストリームを順次にシフトさせて保持するシフタ１０２、１０５を有する。 - 特許庁

One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加

６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁

A data transmission section 3 supplies a first current to signal lines corresponding to an "L" bit in parallel data outputted from a parallel data control section 2 and supplies a second current smaller than the first current to signal lines corresponding to an "H" bit.例文帳に追加

データ送信部３は、パラレルデータ制御部２が出力するパラレルデータの中で“Ｌ”のビットに対応する信号線には第１の電流を流し、“Ｈ”のビットに対応する信号線には第１の電流より大きさの小さい第２の電流を流す。 - 特許庁

In a decoder of a digital receiver, a bit metric calculation section 100 is provided with differential bit metric calculation sections 101-106, a parallel-serial conversion section 110 and a level conversion section 120.例文帳に追加

ディジタル受信装置の復号装置において、ビットメトリック演算部１００は、差分ビットメトリック計算部１０１〜１０６と並列直列変換部１１０とレベル変換部１２０を備える。 - 特許庁

At intersections of the bit lines BL and the word lines WL, memory cells MC each constituted of a diode and fuse connected in parallel between the bit lines BL and the word lines WL are arranged.例文帳に追加

ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。 - 特許庁

To detect insulation defect of an integrated circuit in which bit lines are formed so as to cross each other and an integrated circuit in which bit lines and a power source line are arranged parallel to each other.例文帳に追加

ビット線が互いに交差するように形成されている集積回路や、ビット線と電源線とが並行して配置されている集積回路の絶縁不良を検出する。 - 特許庁

On the basis of the an operated bit stuffing (bit unstuffing) position, bits are inserted (deleted) and on the basis of the cumulative value of the number of overflowing (compressed) bits, the ranger of parallel data to be outputted is determined.例文帳に追加

演算されたきビットスタッフィング（ビットアンスタッフィング）位置に基づきビットを挿入（削除）し、あふれ（縮み）ビット数の累積値に基づき出力すべきパラレルデータの範囲を決定する。 - 特許庁

As a result, by inputting a common address in both ROMs and using the 32-bit data output from the ROMs in parallel, output of 64-bit data is possible, and therefore, the high-speed access can be achieved.例文帳に追加

両者に共通のアドレスを入力し、それぞれから得られる３２ビットの出力データを並列に用いることで６４ビットのデータ出力を実現し、高速化を図る。 - 特許庁

A receiver side STM descramble circuit 14 descrambles the parallel data 106 into the signal parallel data prior to bit rearrangement on the basis of the bit rearrangement information 110, checks parity by using parity bit 108 received from the high-speed interface circuit 10 via the receiver side STM frame synchronization circuit 12 and outputs a parity error alarm 114.例文帳に追加

受信側STM デスクランブル回路14では、ビット並べ替え情報110 に基づいてパラレルデータ106 からビット並べ替え前の元のパラレルデータを復元し、高速インタフェース回路10から受信側STM フレーム同期回路12を介して送られてくるパリティビット108 を用いてパリティチェックを行い、パリティ誤り警報114 を出力する。 - 特許庁

A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.例文帳に追加

シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

This memory circuit includes a plurality of parallel bit lines 21 to 28 connected to a plurality of memory cells 12, a plurality of sense amplifiers 341 to 344 connected to the bit lines, and a plurality of switches 351 to 354 each being connected to a pair of bit lines out of the plurality of bit lines for switchably short-circuiting the pair of bit lines.例文帳に追加

メモリ回路は、複数のメモリセル１２に接続されている互いに平行な複数のビット線２１〜２８と、該ビット線に接続されている複数のセンスアンプ３４１〜３４４と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ３５１〜３５４とを含む。 - 特許庁

According to the memory cell layout, by arranging a pair of bit lines in a direction parallel to the well boundary surface, that is, in a minor axis direction, the lengths of the bit lines are shortened, and further, by arranging a conductive line having a fixed potential between the bit line and the complementary bit line, interference phenomenon caused between the pair of the bit lines can be prevented.例文帳に追加

本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。 - 特許庁

A protective film pattern 73 covering the bit line pad is formed in parallel with the gate electrode of the cell transistor, i.e., a word line.例文帳に追加