「bit-parallel」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

Data are transferred in parallel from two independent paths by a buffer memory control unit 11 to a rewritable buffer memory 12 in which a fixed bit length is made one data unit and data units are arranged in continuous addresses, and data are written for each data unit.例文帳に追加

定ビット長を１データ単位として連続した番地に配置した書き込み可能なバッファメモリ１２に対して、バッファメモリ制御部１１により２つ独立した経路から並列してデータを転送して、上記データ単位毎にデータの書き込みを行う。 - 特許庁

In the cluster configuration VLIW, an object program capable of reducing the bit transition in a cache line, for example, in the case of the erroneous instruction caching is generated by recognizing relation between operands of instructions to be executed in parallel, through clustering and allocating clusters by referring to the register number of a cluster other than the allocated one and selecting the register number with reduced bit transition.例文帳に追加

例えば、クラスタ構成ＶＬＩＷにおいては、クラスタリングにより並列実行される命令のオペランドの関係を認識し、既割当の他クラスタのレジスタ番号を参照して、ビット遷移の少ないレジスタ番号を選択してレジスタ割当を行うことにより、例えば命令キャッシュミス時のキャッシュライン中のビット遷移を低減することが可能なオブジェクトプログラムを生成する。 - 特許庁

Each bit constituting each of the layer address signals A13 to A15 is transmitted via at least two through electrodes parallel-connected in each controlled chip among multiple first through electrodes, and each bit constituting the command signal ICMD is transmitted via corresponding one through electrode selected by an output switch circuit and an input switch circuit.例文帳に追加

層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。 - 特許庁

A data selector 104 selects the delay clock of one kind of delay time corresponding to an n-bit counter value to be supplied to a select terminal among multiple delay clocks which are supplied from a delay circuit 101 in parallel and mutually different in delay time by prescribed time.例文帳に追加

データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。 - 特許庁

Cellular arrays at a high operating rate many numbers of which are connected in parallel are realized by localizing data transfer through direct allocation of control / data flow graph and decreasing the area of a wire module and the delay through connection limited to four adjacent neighboring cells and a bit serial architecture.例文帳に追加

コントロール／データフローグラフの直接アロケーションによりデータ転送を局所化するとともに、隣接４近傍セルに限定した接続と、ビットシリアルアーキテクチャにより配線モジュールの面積と遅延を減少し、高稼働率で高並列なセルラアレーを実現する。 - 特許庁

Then the oscillator 1, the frequency divider 2, and the 4-phase modulation pattern generator 3 are respectively operated to generate a 4-value fixed pattern, the S/P converters 4a, 4b convert the 4-value fixed pattern into 8-bit parallel data suitable for an input section of the modulator 5 and supply the data to the modulator 5.例文帳に追加

そして、発振器１，分周器２，４相変調パターン発生器３のそれぞれを動作させて４値固定パターンを生成し、この４値固定パターンを変調器５の入力部に応じた８ビットパラレルデータに変換して変調器５に供給する。 - 特許庁

It is possible to unify address scanning directions of the respective memories with respect to the test address information in a particular direction according to the bit arrangement unique to each memory by supplying the test data information to a plurality of the memories with the different access data widths in parallel.例文帳に追加

アクセスデータ幅の異なる複数のメモリに対してテストデータ情報を並列に供給することができ、テストアドレス情報に対する夫々のメモリにおけるアドレススキャン方向を固有のビット配列にしたがって特定方向に統一することが可能になる。 - 特許庁

With a bit map data region secured for three band portions, using a common function in the threads Th0-Th2 to be executed in parallel, each of the compression and extension is nearly continuously performed for the three band portions, thereby bitmap expansion of printing data is made at high speed.例文帳に追加

ビットマップデータ領域を３バンド分確保し、並列実行されるスレッドＴｈ０〜Ｔｈ２で共通の関数を用い、３バンド分について圧縮及び伸長のそれぞれをほぼ連続的に行うことにより、印刷データを高速にビットマップ展開する。 - 特許庁

The series process part 160 calls the operation part 180 of the series compression function to calculate the hash value H on the basis of the plurality of compressed bit sequence h_i formed by the parallel process part 130 and a serial hash key K_2 input by the hash key input part 120.例文帳に追加

直列処理部１６０は、並列処理部１３０が生成した複数の圧縮ビット列ｈ_ｉと、ハッシュ鍵入力部１２０が入力した直列ハッシュ鍵Ｋ_２とに基づいて、直列圧縮関数演算部１８０を呼び出して、ハッシュ値Ｈを算出する。 - 特許庁

To the control signal 11, an input of the exclusive OR gate XORx can be changed on the basis of an external m-bit (m is an integer, of ≥2 control signal C), and thus, the diversification of the relational expression can be realized in a parallel system scrambler circuit.例文帳に追加

制御回路１１は外部からのｍビット（ｍは２以上の整数）制御信号Ｃに基づいて排他的論理和ゲートＸＯＲｘの入力が変更可能であり、これにより並列方式のスクランブラ回路での関係式の多様化が実現可能となる。 - 特許庁

About at least one of horizontal links 9 provided in parallel, the eccentric shaft 18 of the crank mechanism constituting the driving device is pivotally supported to that horizontal link 9 through an eccentric bearing 25, a servomotor 29 for turning the eccentric ring 27 of the eccentric bearing 25 bit by bit is attached to the horizontal link 9, which is finely adjustable forward and backward by turning the eccentric ring 27.例文帳に追加

並列する横リンク９のうちの少なくとも一本について、前記駆動装置Ｂを構成するクランク機構の偏心軸１８をその横リンク９に偏心ベアリング２５を介して軸着し、且つ、当該の横リンク９に、偏心ベアリング２５の偏心リング２７を小刻みに回動させるサーボモータ２９を取り付け、偏心リング２７の回動により当該横リンク９を前後に微調整可能にした。 - 特許庁

Eight-bit data set with dip switches are repeated in the form of a serial signal by the INMARSAT satellite from an HSD model and the INMARSAT communication control unit and sent to a shore station which provides transfer service and the data transferred from it are converted into a parallel signal to make 8 LEDs illuminate.例文帳に追加

ディップスイッチで設定した８ビットのデータをシリアル信号にしてＨＳＤモデムおよびインマルサット通信制御ユニットよりインマルサット衛星を中継して、転送サービスを行う海岸局へ送信し、そこから転送されてきたデータをパラレル信号にして８個のＬＥＤを点灯させる。 - 特許庁

Width of the first and second element regions which are extended in parallel in which the first and second transfer transistors forming an SRAM is partially expanded toward the side opposed with each other in the part where respective bit contact regions are formed.例文帳に追加

ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。 - 特許庁

To provide a magnetoresistance effect element manufactured by using a ferromagnetic material having perpendicular magnetic anisotropy, which improves a state in which record holding time is different depending on storing information due to imbalance of thermal stability between a parallel state and an antiparallel state of magnetization corresponding to bit information.例文帳に追加

垂直磁気異方性を有する強磁性材料を用いて作製した磁気抵抗効果素子において、ビット情報に対応する磁化の平行状態及び反平行状態の熱安定性が不均衡になり、保存している情報により記録保持時間が異なる状態を改善する。 - 特許庁

The ND decoders DC0 to DC15 changes the starting position of decode processing in a data stream DS, and then executes decode processing for the NORMAL DATA group PND1 in parallel with decode processing for the FLEX BIT group PFB0, which is performed by the second processor.例文帳に追加

第２の処理部によるＦＬＥＸ ＢＩＴ群ＰＦＢ０に関する復号処理に並行して、ＮＤ復号部ＤＣ０〜ＤＣ１５は、データストリームＤＳにおける復号処理の開始位置を異ならせて、ＮＯＲＭＡＬ ＤＡＴＡ群ＰＮＤ１に関する復号処理を実行する。 - 特許庁

Prior to transmitting the data frames (110), a transmit synchronizer (120) synchronizes data frames (110) aligned in the same position in different parallel channels (170A-P), by inserting a common bit (160) from a repeating PN synchronization sequence into the aligned data frames (110).例文帳に追加

データフレーム（１１０）を伝送する前に、送信シンクロナイザ（１２０）は、繰り返すＰＮ同期化シーケンス（１５０）からの共通ビット（１６０）を前記整列されたデータフレーム（１１０）に挿入することによって、異なる並列チャンネル（１７０Ａ−Ｐ）における同一位置に整列されたデータフレーム（１１０）を同期化する。 - 特許庁

Upon detecting "input absent" based on the bit configuration of parallel data P, a second detection circuit 132 outputs a second control signal ctr2 for allowing the upper layer to output the power supply control signal ctr0 for turning off the power supply of each of the receiver circuit 120 and the recovery conversion circuit 122.例文帳に追加

第２の検出回路１３２は、パラレルデータＰのビット構成に基づいて「入力無し」を検出したときに、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする電源制御信号ｃｔｒ０を上位層に出させるための第２の制御信号ｃｔｒ２を出力する。 - 特許庁

The parallel bit test method includes a step in which the test data are stored in the test data storage section, a step in which the test data and the inverted data of the test data are written in the memory cell array and a step in which decision is made to determine whether the data read from the memory cell array are the same as the test data and their inverted data or not.例文帳に追加

並列ビットテスト方法は、テストデータ貯蔵部にテストデータを貯蔵する段階、メモリセルアレイにテストデータやその反転されたデータをライトする段階、メモリセルアレイから読取りしたリードデータが前記テストデータやその反転されたデータと同じであるかを判断する段階を含む。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

To compactly provide the communication node of high expandability capable of dealing with the bit rate of very high speed/large capacity of 40 Gbps or 160 Gbps or higher than it by stably performing the back plane transmission of a main signal at high speed without increasing the parallel degree of that main signal.例文帳に追加

主信号の並列度を上げずにその主信号のバックプレーン伝送を安定して高速に行なえるようにして、４０Ｇｂｐｓや１６０Ｇｂｐｓもしくはそれ以上の超高速・大容量のビットレートに対応可能な拡張性の高い通信ノードを、小型に実現できるようにする - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

Parallel input signals DINPs are inputted and stored in registers R1-R4, respectively, output terminals Q1-Q4 of the respective registers R1-R4 are selected by a selector S1 corresponding to a counted value CNTOUT of a 2-bit counter CNT1, and a serial output signal DOUTS is produced.例文帳に追加

パラレルの入力信号ＤＩＮＰをそれぞれレジスタＲ１〜Ｒ４に入力して記憶保持させ、各レジスタＲ１〜Ｒ４の出力端子Ｑ１〜Ｑ４を、２ビットカウンタＣＮＴ１のカウント値ＣＮＴＯＵＴに対応してセレクタＳ１でセレクトさせ、シリアルの出力信号ＤＯＵＴＳを作製する。 - 特許庁

Bit lines 11 that have equal width and are parallel and tungsten wires 12A, 12B are positioned at even intervals at the portion of a through hole 14, and a set of adjacent tungsten wires 12A, 12B drive the through hole 14 for connection with other wiring layers at a position sandwiched by the tungsten wires 12A, 12B.例文帳に追加

スルーホール１４の部分で、等幅で平行なビット線１１とタングステン配線１２Ａ，１２Ｂとを等間隔に位置させ、かつ一組の隣接するタングステン配線１２Ａ，１２Ｂが他の配線層との接続用のスルーホール１４をタングステン配線１２Ａ，１２Ｂに挟まれた位置に打ち込む。 - 特許庁

Since the n-bit scramble patterns are generated in parallel, that is, at the same time, the n-bits of the input signal to be scrambled can simultaneously be scramble- processed, thus the generating circuit can sufficiently cope with high-speed signal processing and can adopt a conventional CMOS-IC.例文帳に追加

このｎビットスクランブルパタンが並列に、すなわち同時に生成されるので、スクランブルすべき入力信号のｎビットを同時にスクランブル処理することができることになり、高速性の信号処理にも十分に対処可能となり、一般のＣＭＯＳ−ＩＣが使用可能となる。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

At the time of receiving a print request for data to be printed from an information processing terminal 10, a data processing part 22 of a printer 20 develops the data to be printed into data for print with a bit map format by page units, and prepares a thumb nail for each page in parallel with this.例文帳に追加

情報処理端末１０から印刷対象データについての印刷要求を受けた場合、プリンタ２０では、データ処理部２２が、印刷対象データからビットマップ形式の印刷用データにページ単位で展開し、これと並行して、各ページ毎にサムネイルを作成する。 - 特許庁

To enable parallel processing independent for each small image in data processing based on area division by dividing source image information into plural blocks and compression-encoding the respective blocks at a compression processing part at any arbitrary bit rate.例文帳に追加

画像データの必要とされる領域とそれ以外の領域について、圧縮率を可変できる技術が重要となってきているが、従来の手法では必要とされる領域の指定が繁雑であり、複雑な形状として得られるため、圧縮の際の並列性に乏しい。 - 特許庁

In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.例文帳に追加

リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁

From the lower end part to the upper end part of the cylindrical core body 14 fitted with the drilling bit 15 on its lower end edge, a plurality of chips discharging grooves 16, 26, 36, 46a and 46b, which are lengthwise and parallel to the rotary shaft of the core body 14, are formed on the periphery of the core body 14 along the circumference.例文帳に追加

下端縁に穿孔刃１５を設けた円筒状のコア本体１４の下端部から上端部にかけて、コア本体１４の回転軸と平行な縦方向の切粉排出溝１６、２６、３６、４６ａ、４６ｂをコア本体１４の外周面に円周方向に複数条形成した。 - 特許庁

The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁

An encryption device inputs an I-bit color digital video data stream or a digital audio data stream having a frame length of J bits in a small unit for each processing units of L bits one after another to N encryption processing circuits 4a and 4b which process input data in parallel, and encrypts the input data stream.例文帳に追加

入力されるデータに対して並列に処理を行うＮ個の暗号処理回路４ａ，４ｂにＩビットカラーのデジタル映像データストリーム、又はＪビットのフレーム長のデジタル音声データストリームを暗号の処理単位Ｌビットずつ小単位で順次に入力して暗号化を行う。 - 特許庁

This spin injection is executed in parallel to the memory cells to which the data "1" is written, the bit line write drive circuit is only required to constantly supply the data write current in one direction, and reduction for a layout space for the write drive circuit and high-speed writing can be realized.例文帳に追加

このスピン注入は、データ“１”を書込むメモリセルに対して並行して実行され、ビット線書込ドライブ回路は、常に一方方向にデータ書込電流を供給することが要求されるだけであり、書込ドライブ回路のレイアウト面積の低減および高速書込を実現することができる。 - 特許庁

A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.例文帳に追加

メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁

Regarding a P well region and an N well region where a pair of CMOS inverters consisting of the multiport SRAM cell is formed, the P well region is divided into two P well regions PW1 and PW2 on either side of the N well region NW and is formed so that boarder lines between them become parallel to bit lines.例文帳に追加

マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。 - 特許庁

The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b.例文帳に追加

ＣＰＵ１１は、ノード１０ｂのリセットに伴いビジー端子１２に生ずるハイインピーダンス状態をプルアップ抵抗１０ｆ及びＨＳビットライン１０ｅを介し５０ｍｓの間認識したときノード１０ｂのリセットと判定し、ノード１０ｂとの間のパラレルデータの送受信に必要な同期化処理を行う。 - 特許庁

A parallel-converted output signal of the LVDS 2 is input to an ExNOR element by inverting its phase by an inverter logic element at intervals of one bit, whether an inspection is satisfactory or not is decided on the basis of its output value, the number of terminals of the semiconductor device is suppressed, and the costs of the semiconductor device are reduced.例文帳に追加

また、ＬＶＤＳ２のパラレル変換後の出力信号を、１ｂｉｔおきにインバーター論理素子で位相を反転させてＥｘＮＯＲ素子に入力し、その出力値により検査の良否判定を行うことで、半導体装置の端子数を抑制して半導体装置のコストを削減することができる。 - 特許庁

Then a signal multiplexer section 114 adds a signal denoting a video image characteristic generated from a video image characteristic signal generating section 115 to each block of the digital signal outputted from the PRIMARY bit addition section 113 to convert the digital signal into a parallel D2 signal, which is written in a special recording and reproducing device 13.例文帳に追加

後に、ＰＲＩＭＡＲＹビット付加部113から出力されるデジタル信号を、信号多重化部114にてそれぞれブロック毎に、映像特性信号発生部115より発生される映像特性を示す信号を付加することにより、パラレルＤ２信号に変換し、以後、特殊記録再生装置13に書き込む。 - 特許庁

In the boundary region of the memory cell region and the contact region, a dummy word line 12 extending in parallel with the word line 5, a second charge holding film 4b, a second diffusion layer bit line 2b and a second embedded insulating film 3b in contact with the dummy word line 12 and the side face of the second charge holding film 4b are provided.例文帳に追加

メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

The bit body 2 comes into contact with the cutting surface A in such a manner that a scoop-shaped and upward curved part 22 is almost parallel to the cutting surface A, and cuts the cutting surface A in such a manner as to thinly scoop it; and cut sediment is scooped and put into a downward opened opening 23 which is formed on the backside of the curved part 22.例文帳に追加

そして、ビット本体２は、スコップ状の上向きに湾曲した湾曲部２２が切削面Ａに略平行となるように接触して切削面Ａを薄くすくい取るように切削し、湾曲部２２の裏側に形成される下方に開口した開口部２３内に切削した土砂がすくい入れられる。 - 特許庁

On the other hand, in the fine mode, a parallel-serial conversion circuit 130 converts compression data TD01 and TD23 obtained by compressing every 2 bits (TD0, TD1 and TD2, TD3) of the test output data of the plurality of bits to one bit into one piece of serial data and then sequentially outputs the one piece of serial data as data DQ0.例文帳に追加

一方、ファインモードでは、複数ビットのテスト出力データの２ビット毎（ＴＤ０，ＴＤ１およびＴＤ２，ＴＤ３）を１ビットに圧縮した圧縮データＴＤ０１およびＴＤ２３を、パラレルシリアル変換回路１３０によって１シリアルデータに変換した上で、データＤＱ０として順次出力される。 - 特許庁

A 1-bit signal of serial/parallel converted transmitted data is inputted to a convolutional encoder 2 and is divided into a real part and an imaginary part by a combination of two bits of the output of the convolutional encoder 2 and another signal which is not inputted to the encoder 2, and signal points for sending the real part and the imaginary part are determined independently of each other.例文帳に追加

シリアル／パラレル変換した送信データの内、１ビットの信号を畳み込み符号器２に入力し、その出力の２ビットと畳み込み符号器２に入力しなかった他の信号との組み合わせにより、それぞれ実数部・虚数部に分け、それぞれ独立に送出する信号点を決める。 - 特許庁

To provide a data transmitter-receiver equipped with a CRC coding/ decoding part capable of being realized in a small hardware scale without lowering the transfer efficiency of the data of a parallel form at the time of the generation of a CRC inspection bit and a CRC inspection in the CRC coding/ decoding part.例文帳に追加

ＣＲＣ符号／復号部におけるＣＲＣ検査ビットの生成やＣＲＣ検査の際に、パラレル形式のデータの転送効率を低下させることなく、さらに少ないハードウェア規模で実現できる前記ＣＲＣ符号／復号部を備えることを特徴としたデータ送受信装置を提供することを課題とする。 - 特許庁

The tip of the guide rod 7 provided parallel with a drilling rod 4 provided with a bit 3 for drilling the base rock, at the tip and inserted in the preceding hole h1 drilled in the base rock, is provided with a large diameter 9 with an outer diameter larger than the rod diameter and with a plurality of outer peripheral grooves 9a formed along the axial direction of the rod.例文帳に追加

岩盤を削孔するビット３が先端に設けられた削孔ロッド４と平行に備えられ、岩盤に削孔した先行孔ｈ１に挿入するガイドロッド７の先端に、ロッド径より外径が大きく、ロッド軸線方向に沿った外周溝９ａが複数形成された大径部９を設ける。 - 特許庁

The signal processing circuit is provided with a bus wiring DB for receiving digital video signals, and a data register 6 for sequentially sampling the digital video signals on this bus wiring DB and outputting them in parallel, and this data register 6 includes a plurality of sampling latches 10 for level-converting each signal voltage of the digital video signals in bit units.例文帳に追加

信号処理回路はデジタル映像信号を受け取るバス配線ＤＢと、このバス配線ＤＢ上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタ６とを備え、このデータレジスタ６はデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチ１０を含む。 - 特許庁