「burn-in test system」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

TESTING SYSTEM, BURN-IN TEST METHOD, AND PROGRAM例文帳に追加

試験システム、バーンイン試験方法及びプログラム - 特許庁

To provide a burn-in test system and a burn-in board capable of monitoring test results in a plurality of burn-in patterns.例文帳に追加

複数のバーンインパターンの試験結果をモニタ可能なバーンイン試験システム及びバーンインボードを提供することを目的とする。 - 特許庁

To reduce the size of a burn-in system used for performing a burn-in test on a semiconductor wafer, and to shorten the time required for the test.例文帳に追加

半導体のウエハにバーンインを実施するための半導体装置において、バーンイン装置の小型化、実施時間の短縮を目的とする。 - 特許庁

The burn-in test system includes the integrated circuit system 100 including the CPU 110 and a tester 20.例文帳に追加

ＣＰＵ１１０内蔵の集積回路装置１００と、テスタ２０を含むバーインテストシステムである。 - 特許庁

In a test-burn-in system, 24 test boards are sequentially processed having time difference, and the test boards circulate.例文帳に追加

テストバーンイン装置において、２４枚のテストボードは順次時間差を持って処理されることになり、各々のテストボードは１枚単位で循環する。 - 特許庁

To provide an integrated circuit device test system and an integrated circuit device test method for efficiently performing a burn-in test.例文帳に追加

効率よくバーンインテストを行うことができる、集積回路装置のテストシステム、及び集積回路装置のテスト方法を提供する。 - 特許庁

QUALITY JUDGING BOARD FOR BURN-IN TEST SYSTEM AND QUALITY JUDGMENT RESULT MEMORY METHOD例文帳に追加

バーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法 - 特許庁

To improve testing efficiency in an easy testing process without narrowing the power range of a device in which burn-in is possible, in a burn-in test method and burn-in system.例文帳に追加

本発明は、バーンイン試験方法及びバーンインシステムに関し、バーンイン可能なデバイスのパワー範囲を狭めることなく、簡単な試験工程で試験効率を向上することを目的とする。 - 特許庁

To provide a burn-in test system capable of transferring a test signal at a high speed.例文帳に追加

本発明の課題は、高速なテスト信号の転送が可能となるバーンインテストシステムを提供することである。 - 特許庁

A DRAM 1 of a packet, system operated with an operation frequency of several hundreds MHz is provided with a burn-in mode in which a memory test is performed with an operation frequency of several tens MHZ at the time of a burn-in test.例文帳に追加

数百ＭＨＺの動作周波数で動作するパケット方式のＤＲＡＭ１は、バーンインテスト時には数十ＭＨｚの動作周波数でメモリテストを行うバーンインモードを備えている。 - 特許庁

This burn-in test system is provided with a control circuit 6 for selecting a terminal corresponding to the burn-in pattern out of the plurality of terminals 7α, 7β, 7γ of a semiconductor device 5, and for connecting selected terminal electrically to an external terminal 3 of the burn-in board 1, in the burn-in test system for the semiconductor device 5.例文帳に追加

半導体装置５のバーンイン試験システムであって、前記半導体装置５の複数の端子７α、７β、７γの中からバーンインパターンに対応した端子を選択し、選択した端子を前記バーンインボード１の外部端子３と電気的に接続する制御回路６を備えることを特徴とするバーンイン試験システム。 - 特許庁

This is the system for measuring maximum value of the source voltage applied as stress voltage in burn-in test of the semiconductor device.例文帳に追加

本発明は、半導体装置のバーンインテスト時にストレス電圧として印加される電源電圧の最大値を測定する装置に関する。 - 特許庁

To provide a burn-in system, capable of reducing the time needed for storing determination result in a determination result memory and of shortening the burn-in test time.例文帳に追加

判定結果を判定結果メモリに格納するのに要する時間を短縮し、バーンイン試験時間の短縮化を図ることのできるバーンイン装置を提供する。 - 特許庁

To provide a system for measuring maximum value of applied stress voltage which can determine whether burn-in test of a semiconductor device has been performed under proper conditions or not during the burn-in testing.例文帳に追加

本発明は、半導体装置のバーンインテスト時にバーンインテストが適切な条件で実施されたか否かを判断することができる印加ストレス電圧の最大値を測定する装置を提供する。 - 特許庁

To obtain a test burn-in board(TBIB) control method and a burn-in testing system which dissolves the overflow problem of the production numbers of TBIBs.例文帳に追加

テストバーンインボード（ＴＢＩＢ）の製造番号のオーバーフロー問題を解決したＴＢＩＢ管理方法及びバーンイン試験システムを提供する。 - 特許庁

To provide a burn-in test method by operating a semiconductor device of an inspection object with a real operation clock at high speed, without providing an expensive high-speed MPU and high-speed comparator to the burn-in system.例文帳に追加

バーンイン装置に高価な高速ＭＰＵや高速コンパレータを設けることなく、検査対象の半導体デバイスを実動作クロックで高速動作させながらバーンイン試験を行う。 - 特許庁

To provide a semiconductor memory that optimum burn-in operation is performed to realize shortening of a process burn-in time and a selection test time by providing plural test modes improving access duty for a memory array system.例文帳に追加

メモリアレイ系へのアクセスデューティを上げるテストモードを複数搭載することで、最適なバーンインオペレーションを行い、工程バーンイン時間の短縮、選別試験時間の短縮を実現できる半導体記憶装置を提供する。 - 特許庁

To provide a synchronous type semiconductor device in which applying efficiency of electric stress for a device is improved to perform efficiently a burn-in/stress test, and a test system.例文帳に追加

バーンイン・ストレス試験を効率的に実行するため、デバイスへの電気的ストレスの印加効率を高めた同期型半導体装置、及び試験システムを提供すること。 - 特許庁

To realize stable operation by lightening a load for a measuring system at the time of a burn-in test or at the time of a stress test, and reducing a peak current, in a DRAM.例文帳に追加

ＤＲＡＭにおいて、バーンイン試験時又はストレス試験時での測定系の負荷を軽減し、ピーク電流を低減して、安定した動作を実現する。 - 特許庁

The system for testing the semiconductor device comprises the steps of referring to a table 710 of a test pattern signal, by using a test result of a sample testing unit 110, and outputting testing conditions to a wafer level burn-in testing unit 210.例文帳に追加

サンプルテスト試験装置１１０の試験結果を用いて、テストパターン信号のテーブル７１０を参照し、テスト条件をウェハレベルバーンインテスト試験装置２１０に出力する。 - 特許庁

The integrated circuit system (IC) 100 include a RAM 120, a serial interface 150, a means for downloading a burn-in test program to the RAM 120 of the integrated circuit system by the serial interface 150, and a means for reading the burn-in test program downloaded from the RAM 120 and allowing the CPU 110 to execute it.例文帳に追加

集積回路装置（ＩＣ）１００は、ＲＡＭ１２０、シリアルインターフェース１５０を含み、前記シリアルインターフェース１５０でバーインテストプログラムを集積回路装置の前記ＲＡＭ１２０にダウンロードする手段と、前記ＲＡＭ１２０からダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵ１１０に実行させる手段とを含む。 - 特許庁

To provide a technology for testing by specifying an element likely to generate malfunction among sensing system circuits in an wafer burn-in test while protecting this element, and to provide a semiconductor storage device provided with such a technical thought.例文帳に追加

ウェハ・バーンイン・テストにおいてセンス系回路のうちで不具合の生じそうな素子を特定し、当該素子を保護しつつテストを行う技術及びその技術思想を実装した半導体記憶装置を提供すること。 - 特許庁

If a wafer burn-in test operation is performed under such power supply system, a DC current path formed by a latch-up phenomenon of a memory cell can be surely cut off.例文帳に追加

このような電源システムの下で、ウェハバーンインテスト動作が実行される場合に、メモリセルのラッチアップ現象により生じるＤＣ電流経路を確実に遮断することができる。 - 特許庁

To provide a voltage supply parameter measurement device of a wafer burn-in system capable of measuring voltage supply parameters to more DUTs simultaneously by a single test process.例文帳に追加

単一のテスト工程によってより多くのＤＵＴに対するＶＳパラメータを同時に測定できるウェハバーンインシステムのＶＳパラメータ測定装置を提供すること。 - 特許庁

To provide a means capable of preventing disappearance of stored data of a memory cell during a discrimination period of output data even when a burn-in test is performed using a test device of low speed, for a DRAM operated by a packet system at high speed.例文帳に追加

パケット方式により高速で動作するＤＲＡＭに対して、低速のテスト装置を用いてバーンインテストを行う場合でも、出力データの判定期間中にメモリセルの記憶データが消失するのを防止することができる手段を提供する。 - 特許庁

Multiple integrated circuit chip structure comprises an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385, having an ESD protection circuit 387 and an input/output circuit 389, for communicating with an external test system during a test and a burn-in procedure.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

The multiple integrated circuit chip structure includes an ESD protection circuit 387 for communicating with an external test system during a test and a burn-in procedure, and an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385 having an input/output circuit 389.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

To provide a quality judging board for a burn-in test system and a quality judgment result memory method capable of writing the real-time quality judgment results of a plurality of judging boards in memories for the judging boards with triggers optionally specified for individual judging boards.例文帳に追加

複数の判定ボードのリアルタイムな良否判定結果を、判定ボードそれぞれ任意に指定したトリガで各判定ボードに対するメモリに書き込むことができるバーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法を提供することである。 - 特許庁

The chip structure for a multiply integrated circuit is provided with chip-to-chip interface circuits for selective connection of internal circuits in an integrated circuit for testing an interface circuit having the ESD protection circuit and the input/output circuit for establishing communication with an external testing system during a test and a burn-in process.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路および入出力回路を有するインターフェース回路をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路を有する。 - 特許庁