「check row」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An address designated from a host device is divided into a Bank address, a Row address, and a Column address, a parity bit is separately generated for each of the time-division multiplexed and supplied Row address and Column address, and a check bit is generated on the basis of both the parity bits and data.例文帳に追加

上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。 - 特許庁

A decoder 300 performs sum-product decoding operation over a codeword series generated by convolutional coding at an encoding side using an expanded parity check matrix generated by using a first parity check row element defined by a first parity check polynomial of convoltional coding and a second parity check row element defined by a second parity check polynomial of convolutional coding equivalent to the first check polynomial.例文帳に追加

復号部３００は、畳み込み符号の第１のパリティ検査多項式によって定義される第１のパリティ検査行要素と、第１の検査多項式と等価である畳み込み符号の第２のパリティ検査多項式によって定義される第２のパリティ行要素と、を用いて形成される拡張されたパリティ検査行列を用いて、符号化側で畳み込み符号により生成された符号語系列に対し、Sum-Product復号を行う。 - 特許庁

An identification section 52 identifies a row and column of low reliability in the check matrix by the detected bit of low reliability.例文帳に追加

特定部５２は、検出した信頼度の低いビットをもとに、検査行列のうち、信頼度の低い行と列を特定する。 - 特許庁

The minimum absolute value and the second minimum absolute value are stored among data, used in row processing at the time of calculating an external value logarithmic ratio αmn in a row processing part of a parity check matrix.例文帳に追加

パリティ検査行列の行処理部における外部値対数比αｍｎを算出する処理時に、行処理において利用されるデータのうち、絶対値が最小値および２番目の最小値を記憶する。 - 特許庁

From an element corresponding to an updated external value ratio which is identified by a row and a column of the parity check matrix, a specification section 60 specifies a new element in a different row of the same column.例文帳に追加

特定部６０は、更新した外部値比に対応した要素であって、かつパリティ検査行列の行と列によって特定される要素から、同一列で異なった行の新たな要素を特定する。 - 特許庁

The decoding device includes: an LDPC decoder(22) decoding codes by an LDPC system, and performing a parity check of a decoded result by using a check matrix; and controllers (28, 30) to control the LDPC decoder (22) based on parity check results of each row of the check matrix by the LDPC decoder (22).例文帳に追加

復号装置は、符号をＬＤＰＣ方式で復号するとともに、検査行列を用いて復号結果のパリティチェックを行うＬＤＰＣ復号器（２２）と、ＬＤＰＣ復号器（２２）による検査行列の各行のパリティチェック結果に基いてＬＤＰＣ復号器（２２）を制御する制御器（２８，３０）とを具備する。 - 特許庁

First and second storage means respectively store row processing arithmetic data and column processing arithmetic data by each same row weight number and each same column weight number as to the elements whose value is "1" in the check matrix.例文帳に追加

第１記憶手段及び第２記憶手段は、前記検査行列の「１」の要素について、同一行重み番号及び同一列重み番号ごとに行処理演算データ及び列処理演算をそれぞれ記憶する。 - 特許庁

A min-sum processing section 46 executes, on input data, check node processing of updating extrinsic value ratios based on prior value ratios in each row of a check matrix and variable node processing of updating prior value ratios based on extrinsic value ratios in each column of the check matrix.例文帳に追加

ｍｉｎ−ｓｕｍ処理部４６は、入力したデータに対して、検査行列の各行について、事前値比をもとに外部値比を更新させるチェックノード処理と、検査行列の各列について、外部値比をもとに事前値比を更新させる変数ノード処理とを実行する。 - 特許庁

The min-sum processing section 46 executes, on the decoding result, the check node processing of the identified row and the variable node processing of the identified column.例文帳に追加

ｍｉｎ−ｓｕｍ処理部４６は、復号結果に対して、特定した行についてチェックノード処理を実行するとともに、特定した列について変数ノード処理とを実行する。 - 特許庁

The apparatus includes at least one index generator for generating row indexes of "1"s, which indicate row positions of the "1"s in each column of the parity check matrix, wherein the index generator is implemented by utilizing a modular shift register generator that generates a row index of a "1" at each clock.例文帳に追加

パリティチェック行列のそれぞれの列ごとに、要素が１である行のインデックスを表す要素１行インデックスを生成する一つ以上のインデックス生成部を備え、インデックス生成部は、一つのクロックごとに、一つの要素１行インデックスを生成するモジュラーシフトレジスタ生成器を利用して具現されることを特徴とするパリティチェック行列の生成装置である。 - 特許庁

When the check node processing section 56 completes updating each row, a variable node processing section 58 updates a priori value ratio on the basis of external value ratios with respect to a specified new element.例文帳に追加

変数ノード処理部５８は、チェックノード処理部５６における行ごとの更新が終了すると、特定した新たな要素に対して、外部値比をもとに事前値比を更新する。 - 特許庁

A column processing operation unit 4 performs, for each column of a check matrix, column processing operations for the result of row processing operations read from an α memory 1 to which the result is written.例文帳に追加

列処理演算部４は、検査行列の列ごとに、行処理演算結果が書き込まれるαメモリ１から読み出された行処理演算結果に対して列処理演算を行う。 - 特許庁

When the good chip is at the end of a current row (S7), a wafer is moved in the row direction to move a defective chip, positioned at an end, to the pickup point (S8) to check whether there are two defective chips during the movement and to determine whether the moved chip is a defective chip (S9).例文帳に追加

現在の行の最後の良品チップの場合（Ｓ７）、ウェーハを行方向へ移動して端に位置する不良チップをピックアップポイントへ移動し（Ｓ８）、移動中に二つの不良チップが存在したか否かのチェックと、移動したチップが不良チップであるか否かを判断する（Ｓ９）。 - 特許庁

A row operation means 1b specifies a value of a prescribed parameter on the basis of noise variance σ^2 given to the input signal δ and calculates the message transmitted from the check node to the bit node on the basis of the value of the parameter and the message transmitted from the bit node to the check node.例文帳に追加

行演算手段１ｂは、入力信号δに与えられる雑音の分散σ^2に基づいて所定のパラメータの値を特定し、パラメータの値とビットノードから検査ノードに伝搬されるメッセージとに基づいて検査ノードからビットノードに伝搬されるメッセージを計算する。 - 特許庁

The board transfer device transfers the circuit board 57 in an X direction; a sensor moving device moves an arrival check sensor 142 in a Y direction; and an arrival check sensor 142 searches row-reflectance regions, such as a cutout 212, an opening 234, and a dark portion 236, on the back face of the circuit board 57.例文帳に追加

基板搬送装置により回路基板５７をＸ方向に移動させ、センサ移動装置により到着確認センサ１４２をＹ方向に移動させ、回路基板５７の裏面の、切欠２１２，開口２３４，暗色部２３６等、反射率の低い領域を到着確認センサ１４２により探査する。 - 特許庁

An element in elements of the LDPC check matrix (H) is a zero matrix if the element is an element in a row for generating parity (p_a) corresponding to the informational data (a) and in a column for reflecting the informational data (b).例文帳に追加

そして、ＬＤＰＣ検査行列Ｈの要素のうち、情報データａに対応するパリティｐ_a を生成する行であって、情報データｂを反映する列の要素は零行列である。 - 特許庁

Each of a plurality of block row processing sections 23, 24, 25 uses a pseudo logarithmic likelihood ratios by N columns in a pseudo logarithmic likelihood ratio storage section 22 to apply row processing to N sets of input signals on the basis of a corresponding block included in a parity check matrix and updates external value logarithmic ratios by N columns as to the corresponding block.例文帳に追加

複数個のブロック行処理部２３，２４，２５は、各々が、パリティ検査行列に含まれる対応するブロックに基づいて、擬似対数尤度比記憶部２２内のＮ列分の擬似対数尤度比を用いて、Ｎ個の入力信号の行処理を行なって、対応するブロックについてのＮ列分の外部値対数比を更新する。 - 特許庁

A frame specified in a synchronization network is divided into L blocks in the row direction, this information bit, and this check bit are preferably assigned respectively to undefined bits of a payload section and an LOH section, and this information bit and this check bit more preferably are further divided into M sub blocks to configure a hamming code block.例文帳に追加

同期網で規定されたフレームを行方向にＬ個のブロックに分割し、好ましくは、該情報ビット及び該チェックビットをそれぞれペイロード部及びLOH部の未定義ビットに割り振り、さらに好ましくは、該情報ビット及び該チェックビットをそれぞれさらにＭ個のサブブロックに分割してハミング符号ブロックを構成する。 - 特許庁

According to an embodiment, an encoder 101 includes a lower triangular matrix and performs quasi-structure encoding using a generator matrix corresponding to a part check matrix which is made by removing the same row as the lower triangular matrix from a rank deficiency check matrix composed of one or more circulant matrixes or a zero matrix.例文帳に追加

実施形態によれば、符号化器１０１は、下三角行列を含み、かつ、１以上の巡回行列または零行列からなるランク落ちの検査行列のうち前記下三角行列と同一行を除いた部分検査行列に対応する生成行列を用いて準組織符号化を行う。 - 特許庁

Using a conversion inspection matrix obtained by applying either or both of row replacement and column replacement to an original inspection matrix of an LDPC (Low Density Parity Check) code decodes the LDPC code.例文帳に追加

ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の元の検査行列に対して、行置換と列置換のうちの一方または両方を行って得られる変換検査行列を用いて、ＬＤＰＣ符号が復号される。 - 特許庁

The units 10-1 to 10-M are provided in correspondence with first to M rows of a parity check matrix of such a structure as an m×m permutation matrix is arranged in r×s, and sequentially updates bit information where the value in that row corresponds to each column position of "1".例文帳に追加

ユニット１０-1乃至１０-Mは、ｍ×ｍの順列行列がｒ×ｓに配列された構造のパリティ検査行列のそれぞれ第１乃至第Ｍ行に対応して設けられ、その行内の値が“１”の各列位置に対応するビット情報を順次更新する。 - 特許庁

A switch 133 is set in a P terminal to thereby circulate information to be stored in registers 134-1 to 134-15 among three loops, and a value corresponding to the non-zero element of a target row of an information part of a parity check matrix is inputted to an adder 135-1.例文帳に追加

スイッチ１３３がＰ端子に設定されることにより、レジスタ１３４−１乃至１３４−１５に格納される情報が３つのループで巡回し、加算器１３５−１には、パリティ検査行列の情報部の対象行の非零元に応じた値が入力される。 - 特許庁

Every time when bit update by the units 10-1 to 10-M ends for m column positions in the corresponding row of the check matrix, the units 20-1 to 20-m update parity information where the value in m columns to which the m column positions belong corresponds to each column position of "1".例文帳に追加

ユニット２０-1乃至２０-mは、ユニット１０-1乃至１０-Mによるビット更新が上記検査行列の対応する行内のｍ個の列位置について終了する毎に、そのｍ個の列位置が属するｍ列内の値が“１”の各行位置に対応するパリティ情報を更新する。 - 特許庁

As rearrangement processing for rearranging the code bits of the LDPC code so that a plurality of code bits corresponding to 1 in any one row of the check matrix of the LDPC code are not contained in one symbol, a column twist interleaver performs column twist interleave for changing the start of writing position when the code bits are written in the column direction of the memory 31 for each column of the memory 31.例文帳に追加

カラムツイストインターリーバは、LDPC符号の検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、LDPC符号の符号ビットを並び替える並び替え処理として、メモリ３１のカラム方向に、符号ビットが書き込まれるときの書き始めの位置を、メモリ３１のカラムごとに変更するカラムツイストインターリーブを行う。 - 特許庁

A column twist interleaver, as a rearrangement process for rearranging code bits of the LDPC code to ensure that plural code bits corresponding to a 1 in any one row of a check matrix of the LDPC code will not be included in one symbol, executes a column twist interleave to change starting positions every column at which writing of code bits in the column direction of each unit storage area of the memory 31 begins.例文帳に追加

カラムツイストインターリーバは、LDPC符号の検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、LDPC符号の符号ビットを並び替える並び替え処理として、メモリ３１の単位記憶領域のカラム方向に、符号ビットが書き込まれるときの書き始めの位置を、カラムごとに変更するカラムツイストインターリーブを行う。 - 特許庁

This root vegetable harvester has such a mechanism that the respective leaves/stems Wb of two rows of a root vegetable to be harvested are nipped and conveyed by a nipping lift conveyor 12, and left and right two sets of rising position check guides 46 are provided to make the positions of the leaves/stems Wb of each row of the root vegetable W even separately and respectively.例文帳に追加

収穫対象である２条の根菜の葉茎Ｗｂを単一の前記挟持引上げ搬送装置１２によって挟持搬送するよう構成するとともに、前記上昇位置規制ガイド部４６を左右２組備えて、収穫対象である２条の根菜Ｗの各条の葉茎Ｗｂを左右２組の上昇位置規制ガイド部４６によってそれぞれ各別に位置揃えするよう構成してある。 - 特許庁