「clock frequency」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A first frequency-division circuit 12 outputs a first frequency-division clock DV_CLK1 by frequency-dividing a clock CPU_CLK given to the CPU core 2.例文帳に追加

第１の分周回路１２は、ＣＰＵコア２に与えられるクロックＣＰＵ＿ＣＬＫを分周した第１の分周クロックＤＶ＿ＣＬＫ１を出力する。 - 特許庁

The frequency divider 4 applies frequency division to a received original oscillation clock Cko at a prescribed frequency division ratio set in its inside and outputs a timing signal CKB and a system clock CKs.例文帳に追加

分周器4は、入力される原振クロックCKoを内部で設定されている所定の分周比で分周し、タイミング信号CKB及びシステムクロックCKsを出力する。 - 特許庁

The frequency adjusting circuit 45 changes a set value of a counter for deciding the frequency of the PLL clock in accordance with the change of the reference clock frequency.例文帳に追加

周波数調整回路はＰＬＬクロックの周波数を決定するカウンタの設定値をリファレンスクロック周波数の変動に応じて変化させる。 - 特許庁

To provide a clock signal generating circuit that prevents malfunction of a frequency divider circuit in an abnormal frequency region caused in an unlocked state of a PLL so as to obtain a stable clock frequency.例文帳に追加

ＰＬＬの非ロック状態である異常周波数領域での分周回路の誤動作を防止し、安定したクロック周波数を得ること。 - 特許庁

A noise frequency measuring circuit 12 measures data about the frequency of generation of specific frequency component of the power supply noise propagated from a global clock to a local clock.例文帳に追加

グローバルクロックからローカルクロックへ伝播された電源ノイズの特定の周波数成分の発生頻度データが、ノイズ周波数測定回路１２で測定する。 - 特許庁

The 2nd intermediate frequency is lower than the incremented frequency of 57 MHz of the 1st intermediate frequency that is higher than the frequency of the demodulated signal by a half of the frequency of an FET sampling clock.例文帳に追加

第２の中間周波数は、第１の中間周波数の５７MHzよりもFFT標本化クロックの１／２の周波数だけ低い周波数である。 - 特許庁

An oscillator 20 frequency-divides a fundamental clock signal Ck of a first frequency via a frequency-dividing circuit 21, and outputs it to a digital circuit 22 as a frequency-divided clock signal Ckd of a second frequency.例文帳に追加

発振器２０は、第１の周波数の基本クロック信号Ｃｋを分周回路２１を介して分周して、第２の周波数の分周クロック信号Ｃｋｄとしてデジタル回路２２に出力する。 - 特許庁

The fist accumulation stage is clocked at the first clock frequency for supplying the prescribed frequency output signal, and the second stage is clocked at a second clock frequency being N times lower than the first clock frequency.例文帳に追加

第１累積段は、所定の周波数出力信号を供給するために、第１クロック周波数でクロックされ、一方第２段は、第１クロック周波数のＮ分の１である第２クロック周波数でクロックされる。 - 特許庁

The intermittent clock generation section masks the clock pulse of the clock signal having the second frequency at a prescribed interleave rate for a prescribed period from the time when the frequency was switched to the second frequency, in the case of the first frequency of the clock signal being switched to the second frequency.例文帳に追加

そして、間欠クロック生成部は、クロック信号の周波数が第１の周波数から第２の周波数に切り替わる場合に、第２の周波数に切り替わる時点から所定の期間、第２の周波数を有するクロック信号のクロックパルスを所定の間引き率でマスクすることを特徴とする。 - 特許庁

A frequency comparison unit 107 outputs a frequency difference of the frequency of the GPS clock signal and its ideal value.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference of the GPS clock signal with respect to a frequency ideal value.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference with an ideal value of the frequency of the GPS clock signal.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference with an ideal value of the frequency of the GPS clock signal.例文帳に追加

周波数比較部１０７は、このＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

Furthermore, an analog PLL (APLL) 53 generates a second receiving user clock CRU2 phase-synchronously with a clock (phase comparison clock) resulting from frequency-dividing the first receiving user clock CRU1.例文帳に追加

また、アナログPLL(APLL)５３は、第１の受信ユーザクロックＣ_RU1を分周したクロック(位相比較クロック)に位相同期した第２の受信ユーザクロックＣ_RU2を生成する。 - 特許庁

The PLO 26 generates a prescribed clock (d) based on the received clock (c) and gives the clock (d) to the selector 22 as a clock (e) via a frequency divider 28.例文帳に追加

ＰＬＯでは、入力クロックｃに基づき、所定のクロックｄを発生させ分周器２８を経て、クロックｅとしてセレクタ２２に入力する。 - 特許庁

The clock generating circuit 1 is synchronized and generates a clock signal CLKa, a clock signal CLKb and a clock signal CLKc each having the frequency differing from another.例文帳に追加

クロック生成回路１は、同期化され、周波数の異なるクロック信号ＣＬＫａ、クロック信号ＣＬＫｂ、及びクロック信号ＣＬＫｃを生成する。 - 特許庁

The first clock signal (a) and the second clock signal (c) are generated so as to have the equal frequency.例文帳に追加

第１クロック信号ａと第２クロック信号ｃとが同じ周波数となるように生成する。 - 特許庁

The clock generator circuit 2 generates a clock C1 in a predetermined frequency of about several hundreds megahertz.例文帳に追加

クロック発生回路２は、数百ＭＨｚ程度の所定の周波数のクロックＣ１を発生する。 - 特許庁

CLOCK SIGNAL GENERATION METHOD AND DEVICE, AND CLOCK FREQUENCY CONTROL METHOD AND DEVICE USING THE SAME例文帳に追加

クロック信号発生方法及び装置、それを利用したクロック周波数制御方法及び装置 - 特許庁

To accurately generate a clock signal of a desired duty ratio even when a clock frequency fluctuates significantly.例文帳に追加

クロック周波数が大きく変動しても、所望のデューティ比のクロック信号を精度よく生成する。 - 特許庁

The second clock signal has at least 2 times frequency of the first clock signal.例文帳に追加

第２クロック信号は第１クロック信号の周波数の少なくとも２倍の周波数を有する。 - 特許庁

A PLL circuit 40 adjusts the frequency of the clock signal according to the clock control signal.例文帳に追加

ＰＬＬ回路４０は、クロック制御信号に従ってクロック信号の周波数を調整する。 - 特許庁

Thereby, phase noise of the clock of the multiphase clock oscillator can be reduced, and as a result, frequency variation can be suppressed.例文帳に追加

多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。 - 特許庁

The frequency-divided clock is distributed to the double edge trigger flip-flop 110 via a clock enabler 170.例文帳に追加

分周後クロックはクロックイネーブラ１７０を介してダブルエッジトリガフリップフロップ１１０に分配される。 - 特許庁

To absorb the frequency difference between a clock in a host device and a transfer clock in an interface controller.例文帳に追加

インタフェースコントローラにおいて、ホスト装置内クロックと転送クロックとの周波数差を吸収する。 - 特許庁

To generate a multiplication clock of a stable frequency from a reference clock, without using an analog element.例文帳に追加

アナログ素子を使用せずに、基準クロックから安定した周波数の逓倍クロックを生成する。 - 特許庁

A frequency divider 112 divides the clock signal 140 to generate a divided clock signal 144.例文帳に追加

分周部１１２は、クロック信号１４０を分周して、分周クロック信号１４４を生成する。 - 特許庁

To provide a clock generating device which can programmably set the frequency of a clock signal at a low price.例文帳に追加

クロック信号の周波数をプログラマブルに設定可能なクロック生成装置を安価に提供する。 - 特許庁

At the source side, an audio clock CLK_Arg is obtained by the received CTSr, TMDS clock and frequency dividing ratio value N.例文帳に追加

ソース側では、受信したＣＴＳｒ、TMDSクロック、及び分周比値ＮによりオーディオクロックCLK_Argを得る。 - 特許庁

A frequency dividing circuit divides the first clock signals CK1 to generate second clock signals CK2.例文帳に追加

分周回路は第１クロック信号ＣＫ１を分周して第２クロック信号ＣＫ２を生成する。 - 特許庁

The frequency of the clock signals output from the clock circuit can be changed.例文帳に追加

ただし、クロック回路から出力されるクロック信号の周波数は変更することが可能である。 - 特許庁

Moreover, a clock system diagram generation part 13 aggregates a plurality of modules having valid clock paths that have an identical clock frequency in one block every clock frequency on the basis of clock frequency information 300 of the clock generation start point, represents the block and the clock generation start point in each figure, and generates a clock system diagram in which figures are combined with one clock line.例文帳に追加

さらに、クロック系統図生成部１３が、クロック生成起点のクロック周波数情報３００にもとづいて、クロック周波数が同一である有効クロック経路を有する複数のモジュールを、クロック周波数ごとに１つのブロックに集約し、そのブロックおよびクロック生成起点をそれぞれ図形で表し、その図形間を１本のクロック線で結んだクロック系統図を生成する。 - 特許庁

The frequency of the clock B-CLK is multiplied to eight times as high as 13.5 MHz.例文帳に追加

ビットクロックB-CLKの周波数は、13.5MHzの８倍に逓倍されている。 - 特許庁

To obtain a frequency dividing circuit that can divide a frequency of an input clock signal even when a voltage of the clock signal is as low as 1V.例文帳に追加

１Ｖ程度の低電圧でも入力クロック信号を分周することができる周波数分周回路を提供する。 - 特許庁

A frequency of a clock signal CLK10 is divided into 1/2, 1/4, 1/8, 1/16, and 1/32 by a frequency-dividing circuit 10 to generate clock signals CLK12, CLK14, CLK16, CLK18, and CLK20.例文帳に追加

分周回路10により、クロック信号CLK10 の周波数を1/2 、1/4 、1/8 、1/16、1/32に分周してクロック信号CLK12 、CLK14 、CLK16 、CLK18、CLK20 を生成する。 - 特許庁

FREQUENCY STABILITY DECIDING METHOD FOR NETWORK CLOCK AND CIRCUIT THEREFOR例文帳に追加

網クロックの周波数安定度判定方法およびその回路 - 特許庁

A new frequency clock is transmitted and the bus is reset (S111).例文帳に追加

新たな周波数クロックを送信し、バスのリセットを実施する(S111)。 - 特許庁

In a second loop B, a frequency dividing clock of an oscillation clock of a voltage control oscillator 110 is frequency-phase-synchronized with a LPP signal.例文帳に追加

第２のループＢでは、電圧制御発振器１１０の発振クロックの分周クロックをＬＰＰ信号に位相同期させる。 - 特許庁

A clock frequency is adjusted so as to make the clock frequency low in accordance with the residual quantity of the battery (S105 and S108).例文帳に追加

そのバッテリの残量に応じてクロック周波数が小さくなるようにクロック周波数を調整する（Ｓ１０５、Ｓ１０８）。 - 特許庁

Next, the error between the frequency V' derived from the M and N set values and the ideal pixel clock frequency V is corrected by the clock phase.例文帳に追加

次にＭ，Ｎ設定値により得られた周波数Ｖ’と理想画素クロック周波数Ｖの誤差をクロック位相により補正する。 - 特許庁

To provide a method and a system for generating a clock signal, having a desired frequency from a clock source having an arbitrary frequency.例文帳に追加

任意の周波数を有するクロック源から所望の周波数を有するクロック信号を発生する方法と装置とを得る。 - 特許庁

BUS CLOCK FREQUENCY MANAGEMENT BASED ON BAND WIDTH CHARACTERISTICS OF DEVICE例文帳に追加

デバイスの帯域幅特性に基づいたバスクロック周波数管理 - 特許庁

CLOCK FREQUENCY CONTROL METHOD AND RECEIVER USED FOR IT例文帳に追加

クロック周波数制御方法及びこれに用いる受信装置 - 特許庁

To match a frame period when a high frequency clock is used to a frame period when a low frequency clock is used without increasing packaging area.例文帳に追加

実装面積を増大させることなく、高周波クロック使用時と低周波クロック使用時のフレーム期間を一致させる。 - 特許庁

To improve the reception precision without raising a clock frequency.例文帳に追加

クロック周波数を上げることなく、受信精度を向上させる。 - 特許庁