「combinational circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD FOR VERIFICATION OF COMBINATIONAL CIRCUIT USING FILTERING ORIENTED APPROACH例文帳に追加

フィルタリング型アプローチを使用する組合せ回路の検証方法 - 特許庁

A composite block in which the logics of a combinational circuit and a non-combinational circuit coexist is analyzed, and the logic of the non- combinational circuit is extracted (S102), and the extracted non-combinational circuit is replaced with the cell of an RTL library prepared in advance whose logic is the same as that of the extracted non-combinational circuit (S106).例文帳に追加

組み合わせ回路と非組み合わせ回路の論理が混在する複合ブロックを解析し、非組み合わせ回路の論理を抽出し（Ｓ１０２）、予め準備されているＲＴＬライブラリのセルであって抽出された非組み合わせ回路と論理が同一であるセルによって、抽出された非組み合わせ回路を置き換える（Ｓ１０６）。 - 特許庁

A change detection circuit C4 supervises the variance existence of an input signal to a combinational circuit C2.例文帳に追加

Ｃ４は、組み合わせ回路Ｃ２への入力信号が変化有無を監視している。 - 特許庁

In an active mode, inputs 120A to 120N are supplied to the combinational logic circuit 102A via FF and subjected to logical treatment, and output of a combinational logic circuit of its preceding stage is input to a combinational logic circuit of a next stage via FF one by one.例文帳に追加

アクティブ・モードでは、入力１２０Ａ〜ＮがＦＦを介して組合せ論理回路１０２Ａに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がＦＦを介して次段の組合せ論理回路に入力される。 - 特許庁

When the input signal to the combinational circuit C2 changes, since C5 and C6 make the back gate potential of a MOS transistor in the combinational circuit at the same potential as a source potential, the combinational circuit operates at a regular speed.例文帳に追加

組み合わせ回路Ｃ２への入力信号が変化している場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタのバックゲート電位をソース電位と同じ電位にするので、当該組み合わせ回路は通常のスピードで動作する。 - 特許庁

FAULT PROPAGATION ROUTE ESTIMATION SYSTEM AND METHOD IN COMBINATIONAL LOGIC CIRCUIT AND PROGRAM例文帳に追加

組合せ論理回路における故障伝搬経路推定システム及び方法並びにプログラム - 特許庁

Accordingly, the combinational logic circuit is in the standby mode at the minimum leakage current.例文帳に追加

これにより、組合せ論理回路は、最小リーク電流での待機状態となる。 - 特許庁

To provide a method of operation and an apparatus for radiation hardening a combinational logic circuit.例文帳に追加

組合せ論理回路を耐放射線強化するための動作方法及び装置が提供される。 - 特許庁

The input/output directions and output logic of the combinational circuit can be thus analyzed.例文帳に追加

これにより、組合せ回路の入出力方向と出力論理を解析することが可能となる。 - 特許庁

A full latch circuit 104 transfers data to the first stage 110 of the combinational logic circuit and a full latch circuit 106 transfers data to the second stage 112 of the combinational logic circuit.例文帳に追加

フルラッチ回路１０４は、組み合わせ論理回路の第１ステージ１１０にデータを転送し、フルラッチ回路１０６は、組み合わせ論理回路の第２ステージ１１２にデータを転送する。 - 特許庁

To provide a technique for realizing a high speed combinational circuit including an S-Box and for simultaneously generating an RO-BDD prescribing the circuit structure of the combinational circuit.例文帳に追加

Ｓ−Ｂｏｘを含む高速な組合せ回路を実現すると共に、かかる組合せ回路の回路構造を規定するＲＯ−ＢＤＤを作成する手法を提供する。 - 特許庁

Also, the design data of a combinational circuit 202 are copied to generate the design data of the combinational circuit 202 for the preliminarily set number of cycles n (n=2, 3, 4 and so on, n=3 in a figure 4).例文帳に追加

また、組み合わせ回路２０２の設計データを複写してあらかじめ設定されたサイクル数ｎ（ｎ＝２，３，４，…。図４では、ｎ＝３）分の組み合わせ回路２０２の設計データを生成する。 - 特許庁

Hereby, the combinational circuit part 4 can be operated individually by propagating an individual signal at the test time, relative to the same signal linking to the combinational circuit part 4 at the ordinary operation time.例文帳に追加

これにより、通常の操作時には組合せ回路部４に繋がる同一信号に対して、テスト時には個別信号を伝播させて組合せ回路部４を個別に動作させることができるようになる。 - 特許庁

Then, the design data of a plurality of combinational circuits 202 are serially connected from the design data of the pre-cell group 401, and the design data of a post-cell group 402 are connected to the post stage of the design data of the tail combinational circuit 202.例文帳に追加

そして、複数の組み合わせ回路２０２の設計データを前段のセル群４０１の設計データから直列に接続し、末尾の組み合わせ回路２０２の設計データの後段に後段のセル群４０２の設計データを連結する。 - 特許庁

A transparent latch circuit 116 transfers output data BO from the second stage 112 of the combinational logic circuit.例文帳に追加

トランスペアレントラッチ回路１１６は、組み合わせ論理回路の第２ステージ１１２からの出力データＢ０を転送する。 - 特許庁

The logic circuit includes prestage flip flops 10A and 10B, poststage flip flops 20A and 20B, a combinational logic circuit 30, and a selector 40.例文帳に追加

前段フリップフロップ１０Ａ，１０Ｂと、後段フリップフロップ２０Ａ，２０Ｂと、組み合わせ論理回路３０と、セレクタ４０とを有する。 - 特許庁

To provide a device diagnostic system for detecting not only a combinational circuit but also the defective condition of inter-circuit signal wiring.例文帳に追加

組み合わせ回路だけでなく、回路間の信号配線の不良も検出することができるデバイス診断システムを提供する。 - 特許庁

This power controlling device includes a clock generator module, a combinational circuit, and M controlling modules.例文帳に追加

前記電源制御装置はクロックジェネレータモジュールと、複合回路と、Ｍ個の制御モジュールとを有する。 - 特許庁

Also, the circuit design device is configured to extract combinational circuits existing until the FF are reached in the back trace.例文帳に追加

また、回路設計装置は、バックトレースにおいてＦＦに到達するまでに存在する組み合わせ回路を抽出する。 - 特許庁

The combinational circuit is used for generating M controlling signals with different phases based on the clock signal.例文帳に追加

前記複合回路は前記クロック信号を基に、Ｍ個の異なる位相を有する制御信号の発生に用いられる。 - 特許庁

A digital system 100 is provided with a first stage 110 and a second stage 112 of a combinational logic circuit.例文帳に追加

デジタルシステム１００は、組み合わせ論理回路の第１ステージ１１０、第２ステージ１１２を備える。 - 特許庁

To fast map a combinational circuit to a selector base sell with a small amount of memory capacity.例文帳に追加

少ない記憶容量で、かつ、高速に、組み合わせ回路をセレクタベースセルにマッピングすることを実現する。 - 特許庁

These system and process localize an error site in combinational circuit packaging which is assumed to be non-equivalent to specifications.例文帳に追加

本発明のシステム及びプロセスは、仕様と非等価であることが示された組合せ回路実装におけるエラーサイトをローカライズする。 - 特許庁

The clock is made into "1" or "0" according to each logic of each paired signal outputted from the redundant combinational logic circuit.例文帳に追加

この冗長組合せ論理回路から出力するそれぞれのペア信号の各論理によってクロックを“１”か“０”にする。 - 特許庁

The test circuit 5 measures characteristics of the combinational logics 2, 4 themselves and detects failures therein as well as locating failures in the memory cells 3.例文帳に追加

このテスト回路５により、組み合わせ回路２，４自体の特性測定や故障検出して、且つメモリセル３の故障箇所を検出する。 - 特許庁

The target circuit consists of flip-flop circuits 113, 114 and 115 and combinational circuits 111 and 112.例文帳に追加

ターゲット回路はフリップフロップ回路１１３、１１４、１１５と組合せ回路１１１、１１２で構成される。 - 特許庁

On the other hand, when the input signal to the combinational circuit does not change, since C5 and C6 make the threshold of the MOS transistor in the combinational circuit of the operation higher than the time of a normal operation, though the speed of the operation is decreased, the leakage current is decreased.例文帳に追加

一方、組み合わせ回路への入力信号が変化しない場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタの動作閾値を通常動作時よりも高くするので、動作スピードを落ちるがリーク電流は少なくなる。 - 特許庁

A test circuit 5 composed of through-gates and scan cells disposed near memory cells 3 sends output signals from a combinational logic 2 to a following combinational logic 4, without passing through the memory cells 3 or after collecting the signals.例文帳に追加

本発明は、スルーゲート及びスキャンセルにより構成されたテスト回路をメモリセルの近傍に配置し、組み合わせ回路２からの出力信号をメモリセル３を通過させずにスルー、或いは取りまとめて、後段の組み合わせ回路４に出力する。 - 特許庁

The semiconductor integrated circuit comprises sequential circuits 1 to 3, combinational circuits 4, 5, a scan test circuit 6, a storage circuit 7, a BIST circuit 8, and a selection circuit 9.例文帳に追加

この発明は、順序回路１〜３と、組み合わせ回路４、５と、スキャンテスト回路６と、記憶回路７と、ＢＩＳＴ回路８と、選択回路９とを備えている。 - 特許庁

A pre-correction circuit modeling part 1e generates the modeled pre-correction circuit by replacing the FF included in the modeling range in the pre-correction circuit with the combinational circuit.例文帳に追加

修正前回路モデリング部１ｅは、修正前回路内のモデリング範囲に含まれるＦＦを組合せ回路に置き換えてモデリング済修正前回路を生成する。 - 特許庁

A semiconductor integrated circuit includes an input side flip-flop 46; a combinational circuit 49, which is the multi-cycle path, having an input connected with the input-side flip-flop 46; an output-side flip-flop 48 connected to the output of the combinational circuit 49; and a delay test circuit 10.例文帳に追加

本発明による半導体集積回路は、入力側フリップフロップ４６と、入力側フリップフロップ４６に接続された入力を有する、マルチサイクルパスである組み合わせ回路４９と、組み合わせ回路４９の出力に接続された出力側フリップフロップ４８と、ディレイテスト回路１０とを具備する。 - 特許庁

A transparent latch circuit 114 transfers output data AO from the stage 110 of the combinational logic circuit to the full latch circuit 106.例文帳に追加

トランスペアレントラッチ回路１１４は、組み合わせ論理回路のステージ１１０からの出力データＡ０を、フルラッチ回路１０６に対して転送する。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

In the master slice system semiconductor integrated circuit 1, a sequential circuit and a combinational circuit are arranged in an internal core region on a semiconductor chip 2 while the internal core region is partitioned into a plurality of local regions 3.例文帳に追加

開示されるマスタースライス方式の半導体集積回路１は、順序回路と組合せ回路とが半導体チップ２上の内部コア領域内に配置され、内部コア領域は複数のローカル領域３に分割されている。 - 特許庁

A post-correction circuit modeling section 1c generates a modeled post-correction circuit by replacing at least a part of FF(flip-flop) before and after the asynchronous section extracted by the asynchronous section extraction part 1b with a combinational circuit.例文帳に追加

修正後回路モデリング部１ｃは、非同期箇所抽出部１ｂで抽出した非同期箇所の前後のＦＦの少なくとも一部を組合せ回路に置き換えてモデリング済修正後回路を生成する。 - 特許庁

The semiconductor integrated circuit using a majority circuit includes: a plurality of first FFs (Flip Flops) connected to a combinational circuit; and a plurality of second FFs for receiving the same input signal as the first FFs to replicate the signal.例文帳に追加

多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦとを備える。 - 特許庁

To provide a scanning test circuit capable of easily improving a failure detection rate of a combinational circuit, and reducing the pattern length, while suppressing increase of a test circuit scale.例文帳に追加

テスト回路規模の増大を抑えながら、組合せ回路の故障検出率を容易に向上させ、かつパタン長を削減することができるスキャンテスト回路を提供する。 - 特許庁

A selector base circuit generating means generates a selector base circuit from a combinational circuit being a mapping object, and a controlling means stores the selector base circuit generated by the selector base circuit generating means in a selector base circuit storing means to manage the selector base circuit.例文帳に追加

セレクタベース回路生成手段は、マッピング対象である組み合わせ回路からセレクタベース回路を生成し、制御手段は、セレクタベース回路生成手段で生成されたセレクタベース回路をセレクタベース回路記憶手段に記憶・管理する。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

To provide a semiconductor integrated circuit device by which the number of delay cycles required for obtaining proper operation results from a combinational logic circuit at a design stage is estimated.例文帳に追加

設計段階において、組み合わせ論理回路から適正な演算結果を得るために必要となる遅延サイクル数を見積もることが可能な半導体集積回路装置を提供する。 - 特許庁

A matching part 1d sets a range in pre-correction circuit corresponding to a logic cone including a combinational circuit replaced from the FF.例文帳に追加

マッチング部１ｄは、ＦＦから置き換えられた組合せ回路を包含するロジックコーンに対応する修正前回路内の範囲をモデリング範囲とする。 - 特許庁

To provide a simplified semiconductor integrated circuit device capable of estimating the number of delay cycles for obtaining an appropriate operation result from a combinational logic circuit.例文帳に追加

組み合わせ論理回路から適正な演算結果を得る遅延サイクル数を見積もることが可能な簡略化された半導体集積回路装置を提供する。 - 特許庁

Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable.例文帳に追加

早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。 - 特許庁

A structure analyzing means 104 analyzes the structure of a function description file 103, extracts a hardware macro, a combinational circuit, and a sequential circuit, and generates intermediate files for the respective circuits.例文帳に追加

構造解析手段１０４は、機能記述ファイル１０３を構造解析し、ハードマクロと組み合わせ回路と順序回路とを抽出し、各回路に対する中間ファイルを生成する。 - 特許庁

The input of the combinational circuit 35 is set by an FF 34, and its operating result is selected by a selector 32 to be output to the outside of a semiconductor integrated circuit 31 via a scan path, to which an FF 33 is connected.例文帳に追加

ＦＦ３４より組み合わせ回路３５の入力を設定し、その動作結果をセレクタ３２により選択してＦＦ３３が繋がるスキャンパスを経て半導体集積回路３１の外部に出力する。 - 特許庁