「combinational circuit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The redundant combinational logic circuit 30 performs logic operations according to the regular signals in a plurality of inputted paired signals; but when both the inputted paired signals are "0", paired signals of "0" are outputted.例文帳に追加

冗長組合せ論理回路３０は入力する複数のペア信号の正規信号に応じて論理演算を行うが、入力するペア信号が共に“０”のときは“０”のペア信号を出力する。 - 特許庁

The semiconductor integrated circuit has a plurality of flip-flops inserted among a plurality of combinational circuits, and a clock tree distributing the clock signals to a plurality of the flip-flops; and is operated synchronously by the clock signals.例文帳に追加

本発明の半導体集積回路は、複数の組み合わせ回路間に挿入された複数のフリップフロップと、複数のフリップフロップにクロック信号を分配するクロックツリーとを有し、クロック信号により同期動作する。 - 特許庁

The combinational circuits 12 to 16 are selected according to the select signal S from the control circuit 17 and data are outputted from the register 10 according to a register storage clock Rck.例文帳に追加

制御回路１７からのセレクト信号Ｓに応じて組合せ回路１２〜１６を選択し、レジスタ格納クロックＲｃｋに応じてレジスタ１０からデータを出力する。 - 特許庁

The creation processing means 2 creates the monitor description of the monitor of a combinational circuit by erasing description related with a register from created RTL description 4 of RTL.例文帳に追加

作成処理手段２は、作成されたＲＴＬのＲＴＬ記述４からレジスタに関する記述を削除した組み合わせ回路のモニタのモニタ記述を作成する。 - 特許庁

Between the adjoining flip-flops, the exclusive OR operations of the combinational logic circuit outputs are found by exclusive OR gates 181-183, and their results are fetched from the LSI and displayed.例文帳に追加

隣接フリップフロップ間では、その組合せ論理回路出力が排他的論理和ゲート１８１〜１８３により排他的論理和され、結果をＬＳＩ外部に取出して表示する。 - 特許庁

A control module 116 applies predetermined minimum leak bits to the combinational logic circuit by resetting the reset FF and setting the set reset FF in a standby mode.例文帳に追加

制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。 - 特許庁

To eliminate the need to take into account PVT worst (worst conditions of process, voltage and temperature) by performing data transfer at a highest rate, matching the arithmetic speed of a redundant combinational logic circuit.例文帳に追加

データ転送が冗長組合せ論理回路の演算速度に合致した最速で行われるようにし、ＰＶＴワーストを考慮する必要がないようにする。 - 特許庁

To provide a code generating device which can perform shift operation at high speed with a small circuit scale by providing combinational circuits (matrix arithmetic weights) according to a shift number.例文帳に追加

シフト数に応じて組合せ回路（行列演算重み）を設けることによって、小さい回路規模でシフト動作を高速に行うことができる符号発生装置を提供する。 - 特許庁

In the case that there is a margin for the setup time in a flip-flop 13 in a succeeding stage, a clock signal CLK1 to be supplied to a flip-flop 12 in a preceding stage is delayed behind an output data signal DATA1 of a combinational logic circuit 21.例文帳に追加

後段のフリップフロップ１３でセットアップ時間に余裕があるとき、前段のフリップフロップ１２に供給するクロック信号ＣＬＫ１を組合せ論理回路２１の出力データ信号ＤＡＴＡ１よりも遅らせる。 - 特許庁

In a shift operation, a logic circuit 10 and a logic circuit 11 are inserted, in such a way that levels of output signals Q from a flip-flop 4 and a flip-flop 5 to be given to a combinational circuit 8 and a combined circuit 9, whose operation is not required are fixed to logic '0' or '1'.例文帳に追加

シフト動作時において、動作する必要のない組み合わせ回路８、９へ与えられるフリップフロップ４、５からの出力信号Ｑのレベルを論理「０」又は「１」に固定するように論理回路１０、１１を挿入する。 - 特許庁

This code generating device is equipped with a register 10, a selecting circuit 11, combinational circuits 12 to 16 which perform matrix operations and a control circuit 17 which controls the timing of storage of data in a selecting circuit 11 and a register 10.例文帳に追加

本発明の符号発生装置は、レジスタ１０と、選択回路１１と、行列演算を行う組合せ回路１２〜１６と、選択回路１１及びレジスタ１０へのデータの格納タイミングを制御する制御回路１７と、を備えることを特徴とする。 - 特許庁

When the test selection signal S2 for selecting a selection signal S1 for ordinary operation is inputted into the test selection circuit part 7, an ordinary signal at the ordinary operation time inputted from the combinational circuit part 2 is supplied to the data selection circuit part 3.例文帳に追加

また、通常動作用選択信号Ｓ１を選択するテスト用選択信号Ｓ２をテスト用選択回路部７へ入力すれば、組合せ回路部２から入力される通常動作時の通常信号がデータ選択回路部３へ供給される。 - 特許庁

At the time of designing an RTL circuit from an operation description, the paths of a circuit corresponding to the data dependent branch of CDFG are generated and the false path not to be entirely active composed of only a combinational circuit is detected from generated data paths.例文帳に追加

動作記述からＲＴＬ回路を設計する際に、ＣＤＦＧのデータ依存枝に対応した回路のパスを生成し、生成されたデータパスから、組合せ回路のみからなる、全体がアクティブにならないｆａｌｓｅパスを検出する。 - 特許庁

To provide a circuit and a method for scan test, wherein a circuit scale is reduced, as compared with that in a conventional inspection and the test time can be shortened when a combinational circuit is inspected by using the scan test.例文帳に追加

スキャンテストを用いて組み合わせ回路の検査を実行する場合において、従来の検査に比べて回路規模を縮小するとともに、テスト時間を短縮することができるスキャンテスト回路、およびスキャンテスト方法を提供することを目的とする。 - 特許庁

Delay output fetching flip-flops 171-173 fetch the output signals obtained, by passing the output (which is made into an inverted state at each clock cycle) to a flip-flop 13 of the combined logic circuit via delay buffers 21-24, and changing the output of the combinational logic circuit into outputs having different delay amounts of the logic circuit.例文帳に追加

遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。 - 特許庁

Thereby, the inspection of the combinational circuit by using the scan test can be executed by reducing the circuit scale, as compared with that in the conventional inspection, the number of stages of a scan chain is reduced because the FFs are deleted, and the test time can be reduced.例文帳に追加

このことにより、スキャンテストを用いた組み合わせ回路の検査を、従来の検査に比べて回路規模を縮小して実行することができるとともに、ＦＦが削除されることによりスキャンチェーンの段数が低減するためテスト時間を削減することができる。 - 特許庁

Since the output from the ROM 11 can be controlled by the input signal to the combinational circuit 17, the contents of the memory such as the ROM 11 cannot be easily read out from the outside, and the contents of the memory can be prevented from fraudulently copied.例文帳に追加

組み合わせ回路１７への入力信号によってＲＯＭ１１からの出力を制御することができるので、外部からＲＯＭ１１などのメモリの内容を容易に読み出すことができず、メモリの内容の不正コピーを防ぐことができる。 - 特許庁

Also, the circuit design device is configured to execute forward trace about each of the FF which are not the same domain among the reached FF, and to, when the reached FF are the same domain, integrate the combinational circuits as the same domain.例文帳に追加

また、回路設計装置は、到達したＦＦのうち同一ドメインでないＦＦそれぞれについてフォワードトレースを実施し、到達したＦＦが同一ドメインである場合に該当する組み合わせ回路も同一ドメインとしてドメイン化する。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁

A list of remaining faults resulting from the fault simulations is fed back (step 207, 210) and a logic circuit on a gate level is corrected (step 211) in such a way as to divide the number of steps of combinational circuits after logic synthesis so as to easily increase the fault detection rate after the logic synthesis (step 208-212).例文帳に追加

また、故障シミュレーションの結果である残故障リストをフィードバックし（ステップ２０７，２１０）、論理合成後の組み合わせ回路段数を分割するように、ゲートレベルの論理回路を修正することで（ステップ２１１）、論理合成後の故障検出率を容易に向上させる（ステップ２０８〜２１２）。 - 特許庁

In the semiconductor operating speed guaranteeing circuit 10 provided in an LSI 13, an operating speed guaranteeing mode selector 11 sets a measuring mode and an operating speed guaranteeing state input circuit 12 generates input data to an input selector 13 to set operations of registers 5, 6 including a combinational circuit 4 in the LSI 3 to a most critical state by using a speed measuring special purpose test vector 1 and an LSI tester 2.例文帳に追加

ＬＳＩ３に設けられた半導体動作速度保証回路１０においては、速度測定専用テストベクタ１とＬＳＩテスタ２を用いることにより、ＬＳＩ３内の組み合わせ回路４を含むレジスタ５、６間の動作をもっともクリティカルな状態に設定するために、入力セレクタ１３に対し、動作速度保証モード選択回路１１が測定モードを設定し、動作速度保証状態入力回路１２が入力データを生成する。 - 特許庁