「flops」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

These decoder outputs are outputted through flip-flops 17 and 20 as detected signals S1, S2 and S3.例文帳に追加

これらデコーダ出力をフリップフロップ17、同20等を経て検出信号S1、S2、S3として出力する。 - 特許庁

In a test mode, the flip-flops constitute a scan chain, and scan data is input to the scan chain.例文帳に追加

テストモード時、フリップフロップはスキャンチェーンを構成し、そのスキャンチェーンにはスキャンデータが入力される。 - 特許庁

First flip-flops 4_3, 4_4 use the timing at which each signal changes as the timing of each first clock.例文帳に追加

第１のフリップフロップ４_３，４_４は、各信号の変化タイミングを各第１のクロックのタイミングにする。 - 特許庁

A delay element 9 adjusts the timings of outputs of the second flip-flops 8_1, 8_2 to the same phase.例文帳に追加

遅延素子９は、各第２のフリップフロップ８_１，８_２の出力のタイミングを同相に調整する。 - 特許庁

When performing a scan path test, a scan chain connects a plurality of first flip-flops included in a first circuit and a plurality of second flip-flops included in a second circuit in the form of a chain and operates as a shift register.例文帳に追加

スキャンチェーンは、スキャンパステストのときに、第１回路に含まれる複数の第１フリップフロップと、第２回路に含まれる複数の第２フリップフロップとを鎖状に接続してシフトレジスタとして動作する。 - 特許庁

The clock terminals of the flip-flops of the slave mode register group 4 are connected to the Q terminal of the mode setting register 2 and D terminals are connected to the Q terminals of the respective flip-flops of the master mode register group 3.例文帳に追加

スレーブモードレジスタ群４の各フリップフロップのクロック端子はモード設定レジスタ２のＱ端子に接続され、Ｄ端子はマスタモードレジスタ群３の各フリップフロップのＱ端子に接続されている。 - 特許庁

Timing to switch data to be respectively outputted from flip-flops 10-12 is changed at random as well.例文帳に追加

フリップフロップ１０〜１２から各々出力される出力データの切り換えタイミングもランダムに変化する。 - 特許庁

To accurately make a product test in connecting a scan path to a plurality of flip-flops to make a product test.例文帳に追加

複数のフリップフロップにスキャンパスを接続して製品テストを行う場合、製品テストを正確に行う。 - 特許庁

The phase detector 202 is equipped with flip-flops 302 and 310 and an AND gate which forms a reset circuit 306.例文帳に追加

位相検出器２０２は、フリップフロップ３０２，３０４と、リセット回路３０６を形成するANDゲートとを備える。 - 特許庁

Respective components composing the flip-flops 1, 2 are composed of basic cells for composing a gate array.例文帳に追加

このようなフリップフロップ１、２を構成する各要素は、ゲートアレイを構成する基本セルを用いて構成した。 - 特許庁

A delay circuit Z3 delays an input clock INCLK inputted to the flip-flops FF1 and FF2.例文帳に追加

遅延回路Ｚ３は、フリップフロップＦＦ１，ＦＦ２に入力される入力クロックＩＮＣＬＫを遅延する。 - 特許庁

When a buffer or an inverter exists between the flip-flops, all the buffers and an even number of the inverter are deleted.例文帳に追加

フリップフロップ間にバッファやインバータが存在する場合、全てのバッファと偶数個のインバータを削除する。 - 特許庁

The system has a replaced FF detection means 1 in loop for detecting flip-flops with reset terminals included only in a single loop circuit and replacing them with flip-flops without reset terminals to an object circuit 100 including loop circuits based on connection relation of flip-flops of reset terminals in the object circuit 100.例文帳に追加

ループ回路を含む対象回路１００に対して、当該対象回路１００におけるリセット端子付きフリップフロップの接続関係に基づき、単一のループ回路にのみ含まれるリセット端子付きフリップフロップを検出してリセット端子無しフリップフロップに置き換えるループ内置き換えＦＦ検出手段１を備える。 - 特許庁

In this scan test equipment, flip-flops 101, 106 with asynchronous set/reset for a data set setting data at each flip-flop on each linked scan chain are connected to flip-flops 102, 107 on top of each scan chain, allowing a control circuit 150 to control asynchronous set/reset terminals of the flip-flops 101, 106 with asynchronous set/reset.例文帳に追加

各スキャンチェーン上の先頭のフリップフロップ１０２，１０７に、該接続された各スキャンチェーン上の各フリップフロップにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を接続し、該非同期セットリセット付きフリップフリップ１０１，１０６の非同期セット／リセット端子を、制御回路１５０にて制御するようにする。 - 特許庁

The logic circuit diagram 11 is analyzed to detect a logic circuit provided between the two flip-flops (S101).例文帳に追加

論理回路図１１を解析して２つのフリップフロップにはさまれる論理回路を検出する（Ｓ１０１）。 - 特許庁

When each value of both flip-flops is on the H-level together, the corresponding functional flip-flop 1 is determined to be tested.例文帳に追加

両フリップフロップの値がともにＨレベルであれば、対応する機能フリップフロップ１は試験済みである。 - 特許庁

The analog scan circuit 950 has a plurality of analog flip-flops (AFF) 951.例文帳に追加

アナログスキャン回路９５０は１本分のアナログフリップフロップ（ＡＦＦ）９５１を複数本備えることができる。 - 特許庁

A test data generation part 3 generates pieces of parallel data TP1, TP2, TP3 for operating the flip-flops 11-13 and the flip-flops 21-23 as shift registers to be output to the serializers 101, 102, 103.例文帳に追加

テストデータ生成部３は、フリップフロップ１１〜１３およびフリップフロップ２１〜２３をシフトレジスタとして動作させるためのパラレルデータＴＰ１、ＴＰ２、ＴＰ３を生成してシリアライザ１０１、１０２、１０３へ出力する。 - 特許庁

Each of scan flip flops 11, 12, 17 and 18 on a scan chain 42, and each of scan flip flops 13, 14, 15 and 16 on the other scan chain 43 do not have a connection relations via combined circuit parts 40 and 41.例文帳に追加

スキャンチェーン４２上の各スキャンフリップフロップ１１，１２，１７，１８と、他のスキャンチェーン４３上の各スキャンフリップフロップ１３，１４，１５，１６とは、互いに組み合わせ回路部４０，４１を介した接続関係を持たない。 - 特許庁

To provide a synchronizing circuit for non-synchronizing signal, capable of synchronizing a nonsynchronizing signal in a short time, while avoiding unstable output state from flip-flops in the synchronizing circuit comprising plural flip-flops.例文帳に追加

複数のフリップフロップからなる同期化回路において、フリップフロップの出力の不安定状態を回避しつつ短時間で非同期信号を同期化することができる非同期信号の同期化回路を提供する。 - 特許庁

According to the number of gradations, the number of drivings of flip-flops in an amplifier enable circuit 25 and a latch part in the data latch circuit 2 are switched, so unnecessary flip-flops, etc., do not consume electric power, so that the power consumption is reduced.例文帳に追加

階調数に応じて、アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２におけるラッチ部の駆動数を切り替えるため、不要なフリップフロップ等で電力を消費しなくなり、消費電力の低減が図れる。 - 特許庁

If a power consumption when operating a scan shift including a plurality of flip-flops exceeds an allowable value during the test of the integrated circuit, the plurality of flip-flops included in the scan chain are divided into a plurality of groups.例文帳に追加

集積回路の試験時に、複数のフリップフロップを含むスキャンシフトを動作させたときの消費電力が許容値を超える場合、スキャンチェーンに含まれる複数のフリップフロップを複数のグループに分割する。 - 特許庁

The semiconductor integrated circuit has a plurality of flip-flops inserted among a plurality of combinational circuits, and a clock tree distributing the clock signals to a plurality of the flip-flops; and is operated synchronously by the clock signals.例文帳に追加

本発明の半導体集積回路は、複数の組み合わせ回路間に挿入された複数のフリップフロップと、複数のフリップフロップにクロック信号を分配するクロックツリーとを有し、クロック信号により同期動作する。 - 特許庁

The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加

本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁

Input terminals of the D flip-flops 2, 5 and 11 are connected to inverted output terminals of the D flip-flops 1, 4 and 10 in the former steps respectively so that '0's are output after the occurrence of the gray code until the appearance of the periodicity.例文帳に追加

また、グレイコードが発生されてから上記の周期性が現れるまで‘０’を出力するために、Ｄフリップフロップ２，５，１１の入力と前段のＤフリップフロップ１，４，１０の反転出力端とを接続する。 - 特許庁

Hereby, when the functional flip-flop 1 is operated, an H-level is held in the flip-flops 2, 3 corresponding to the operation.例文帳に追加

このため、機能フリップフロップ１を動作させると、その動作に応じてフリップフロップ２，３にＨレベルが保持される。 - 特許庁

The data output terminals Q of the flip-flops 50 and 51 are connected to the input terminal of a two-input AND 52.例文帳に追加

Ｄフリップフロップ５０，５１のデータ出力端子Ｑは、２入力ＡＮＤ５２の入力端子に接続される。 - 特許庁

The flip-flops included in the plurality of groups are connected to each scan chain generated in each of the plurality of groups.例文帳に追加

複数のグループに含まれるフリップフロップは、複数のグループのそれぞれに生成されるスキャンチェーンに接続される。 - 特許庁

Further, the latency control circuit does not depend upon the banks, and has the same number of D flip-flops for each entry.例文帳に追加

さらに、レイテンシ制御回路はバンクに依らず、エントリ毎に同じ数のＤフリップ・フロップを有するものである。 - 特許庁

A DATA terminal of the CPU 1 is connected to the D terminals of respective flip-flops of the master mode register group 3.例文帳に追加

マスタモードレジスタ群３の各フリップフロップのＤ端子には、ＣＰＵ１のＤＡＴＡ端子が接続されている。 - 特許庁

A test object logic circuit 2 comprises a plurality of combined circuit blocks and flip-flops connecting them.例文帳に追加

テスト対象論理回路２は複数の組合せ回路ブロックとそれらを接続するフリップフロップとで構成される。 - 特許庁

This frequency-dividing circuit is provided with D-type flip flops DFF1-DFF3 and DFF1a-DFF3a and a delay circuit DL1.例文帳に追加

ＤフリップフロップＤＦＦ１−ＤＦＦ３，ＤＦＦ１ａ−ＤＦＦ３ａと、遅延回路ＤＬ１とを設ける。 - 特許庁

Flip flops 10-1, 10-2 take in input signals mutually in opposite phases in the rise duration of a clock.例文帳に追加

位相が互いに反対の入力信号はフリップフロップ１０−１，１０−２にクロックの立ち上がりで取り込まれる。 - 特許庁

This semiconductor device comprises combination circuits 1-2, scanning flip flops 3-6, and the through latch 7.例文帳に追加

本発明の半導体装置は、組合わせ回路１〜２と、スキャン用フリップフロップ３〜６と、スルーラッチ７と、を備える。 - 特許庁

To provide a semiconductor circuit wherein respective outputs of cascaded flip-flops never reach unintended values.例文帳に追加

縦続接続されたフリップフロップの各出力が意図しない値になることがない半導体回路を提供する。 - 特許庁

Flip-flops FF1-FF4 latch input data D_IN at the timing of the corresponding clock signal CK respectively.例文帳に追加

フリップフロップＦＦ１〜ＦＦ４はそれぞれ、入力データＤ_ＩＮを対応するクロック信号ＣＫのタイミングでラッチする。 - 特許庁

Then, a timing pulse TP is obtained from the logical product of outputs C2 and C3 obtained from the second and third flip flops 3 and 4.例文帳に追加

第２、第３のフリップフロップ３、４から得られる出力Ｃ2及びＣ3の論理積より、タイミングパルスTPを得る。 - 特許庁

The frequency-dividing circuit 200 includes D flip-flops DFF1 to DFF10 and NOR circuits NR2 to NR10.例文帳に追加

分周回路２００は、ＤフリップフロップＤＦＦ１−ＤＦＦ１０と、ＮＯＲ回路ＮＲ２−ＮＲ１０とを含む。 - 特許庁

An output from the comparator 27 is held by flip-flops 28 and 29, and counted by a counter circuit 31.例文帳に追加

比較器２７の出力はフリップフロップ２８及び２９にて保持され、カウンタ回路３１によってカウントされる。 - 特許庁

The data transmitter 10 is also provided with a transmitting part 12 comprising four D flip-flops 13, 14, 15a and 15b, and the data receiver 20 is provided with a receiving part 22 comprising four D flip-flops 23, 24a, 24b and 26 and a selector 25.例文帳に追加

また、データ送信装置１０は４つのＤフリップフロップ１３，１４，１５ａ，１５ｂからなる送信部１２を備え、データ受信装置２０は４つのＤフリップフロップ２３，２４ａ，２４ｂ，２６及びセレクタ２５からなる受信部２２を備える。 - 特許庁

The shift register (22) includes N flip-flops for transferring the serial data (SI) from one end to the other end in a first direction (SDR, DR1), and N flip-flops are separately included in the corresponding each unit circuit (22-1, 22-2).例文帳に追加

シフトレジスタ（２２）は、シリアルデータ（ＳＩ）を第１の方向（ＳＤＲ、ＤＲ１）の一端より他端に転送するＮ個のフリップフロップを含み、Ｎ個のフリップフロップのそれぞれは、対応する１つの単位回路（２２−１、２２−２）に含まれる。 - 特許庁

A clock signal, in which a selection state is recorded in the flip-flops 11, 13 and the first selection state is recorded in the flip-flops 12, 14, is selected and outputted from an OR circuit 31.例文帳に追加

ＯＲ回路３１からは、フリップフロップ１１および１３において選択状態を記録され、かつフリップフロップ１２および１４において上記第１の選択状態が記録されたクロック信号が選択されて出力される。 - 特許庁

The plurality of scan flip-flops are allocated to each of a plurality of scan paths which are formed by connection of the scan flip-flops like a shift register when a scan test is performed, and forms a plurality of partial scan paths with the same number as the plurality of scan paths.例文帳に追加

複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパスのそれぞれに割り当てられ、複数のスキャンパスと同数の複数の部分スキャンパスを形成する。 - 特許庁

The test pattern data latched by the flip-flops 12a, 13a, and 14a in respective stages are simultaneously outputted to the functional macrocircuit 11 in synchronization with a second clock signal inputted into flip-flops 12b, 13b, and 14b.例文帳に追加

それぞれの段におけるフリップフロップ１２ａ、１３ａ、１４ａにラッチされたテストパターンデータは、フリップフロップ１２ｂ、１３ｂ、１４ｂに入力される第２のクロック信号に同期して同時に機能マクロ回路１１に出力される。 - 特許庁

This discharges a capacitor C to reset both flip flops 10-1, 10-2 when discharging to ground.例文帳に追加

これによって、コンデンサＣが放電され、グランドまで放電した場合に、フリップフロップ１０−１，１０−２の両方がリセットされる。 - 特許庁