「flops」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

3-input and 1-output type three values switching parts 420 (422, 424, 426) for switching three values of a non-inverted output Q, an inverted output NQ and a power source (Vdd) level of each flip-flop 410 are provided between the flip-flops 410.例文帳に追加

各フリップフロップ４１０間に、各フリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える３入力−１出力型の３値切替部４２０（４２２，４２４，４２６）を設ける。 - 特許庁

Each display unit 1 is arranged with flip-flops 10 and 11 in series at an output point of a shift register 5 and is provided with an AND gate 12 for receiving the inversion of the output of the flip-flop 10 and the output and input of the flip-flop 11.例文帳に追加

各表示ユニット１において，シフトレジスタ５の出力点に，フリップフロップ１０，１１を直列に配置し，フリップフロップ１０の出力の反転とフリップフロップ１１の出力との入力を受けるアンドゲート１２を設けた。 - 特許庁

To provide an orientation apparatus which can obtain desired product quality by preventing flops occurring at the transport of a magnetic recording medium in orientation processing and stably applying a magnetic field of a fixed strength to magnetic materials in a magnetic film.例文帳に追加

配向処理中の磁気記録媒体の移動時に発生するばたつきを防止し、磁性膜中の磁性材に一定強度の磁界を安定して付与し、所望の製品品質を得ることができる配向処理装置を提供する。 - 特許庁

The scan flip-flops 1a-1c having a scan output signal cut-off function have, a scan flip flop 10; an Nch insulation gate type field effect transistor NT1, and a Pch insulation gate type field effect transistor PT1.例文帳に追加

スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃには、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。 - 特許庁

In this case, the reference data precedent transmission means transmits the parallel data "data" input to the flip-flops 14_1, 14_2, 14_3, and 14_4 with a delay of the predetermined time after the reference data V input to the flip-flop 12.例文帳に追加

この場合、参照用データ先行伝送手段は、フリップフロップ１４_1 ，１４_2 ，１４_3 ，１４_4 に取り込まれる並列データ“ｄａｔａ”を、フリップフロップ１２に取り込まれる参照用データＶよりも所定時間遅延させて伝送する。 - 特許庁

A scan pass register in which flip-flops are connected in series in an integrated circuit is made to a memory for BIST command, a flip-flop is selected by an address specifying signal from an address decoder, and program data for BIST execution command is read out.例文帳に追加

集積回路中のフリップフロップを直列に連結したスキャンパスレジスタをＢＩＳＴ命令用メモリとし、アドレスデコーダからのアドレス指定信号によりフリップフロップを選択してＢＩＳＴ実行命令用プログラムデータを読み出す。 - 特許庁

When the total number of zeros is "13" e.g., the control circuit 70 sets the value of the enable signal EN[7:0] to "11,111,000" so as to stop clock supply for three flip-flops for storing the value of lower 12 bits in the register 80.例文帳に追加

制御回路７０は、例えば、０の総数が“１３”であった場合、レジスタ８０において下位１２ビットの値を保持する３つのフリップフロップについて、クロックの供給を停止させるため、イネーブル信号ＥＮ［7：0］の値を“11111000”に設定する。 - 特許庁

The generation of delay constraint, the insertion of a scan path, and the extraction of the flip flop as the object of hazard check is performed by using the information of the classified flip flops and the delay constraint program, testing problem and hazard check problem are improved.例文帳に追加

分類されたフリップフロップの情報を用いて、遅延制約の生成し、スキャンパスの挿入、ハザードチェック対象のフリップフロップの抽出を行うことで、遅延制約問題、テスト時の問題、ハザードチェックの問題を改善する。 - 特許庁

A read timing signal RTIM and a write timing signal WTIM outputted from flip flops 212C and 212D configuring a state machine are inputted to an AND circuit 212G, therby the start of the state of the state machine is detected.例文帳に追加

ステートマシンを構成するフリップフロップ２１２Ｃ，２１２Ｄから出力されるリードタイミング信号ＲＴＩＭおよびライトタイミング信号ＷＴＩＭが論理積回路２１２Ｇに入力され、これによりステートマシンのステートの開始が検出される。 - 特許庁

The synchronizer includes a controller (212) for controlling the first multiplexer to output data from selected ones of the flip-flops based on the third clock, thereby generating output data to be provided to the second system.例文帳に追加

同期装置は第３のクロックに基づいて第１のマルチプレクサを制御し、前記フリップフロップのうちの選択されたフリップフロップからデータを出力することにより、第２のシステムへ供給される出力データを生成する制御装置(212)を含む。 - 特許庁

A scanning test of a combination circuit 200 is performed on the basis of a test pattern generated by a scan pattern generation circuit 300, a comparison control circuit 400 compares a test result with an expected value to check the shifting of the flip-flops 100-105.例文帳に追加

スキャンパターン生成回路３００で生成したテストパターンに基づいて組み合せ回路２００のスキャンテストを実行し、比較制御回路４００がテスト結果と期待値との比較を行い、フリップフロップ１００〜１０５のシフト動作の確認を行う。 - 特許庁

The 8 shift clock pulses are selected by a selector 5, and inputted to 8 D-flip- flops 6a-h, and they are arranged in the operation timing, and outputted from respective output buffers 7a-7h to shift clock pulse output terminals 8a-8h.例文帳に追加

８個のシフトクロックパルスは、セレクタ５で選択され、８個のＤ−フリップフロップ６ａ〜６ｈに入力され、ドットクロックによって動作タイミングを揃えられ、それぞれの出力バッファ７ａ〜７ｈからシフトクロックパルス出力端子８ａ〜８ｈに出力される。 - 特許庁

To provide a signal synchronous circuit wherein the number of steps of flip-flops is reduced as compared with a conventional case by avoiding metastable state in a case that duty ratio of an input signal is not constant and a frequency of the input signal is close to that of a clock signal.例文帳に追加

入力信号のデューティー比が一定でなく、入力信号の周波数とクロック信号の周波数が近い場合に、メタステーブル状態を回避させたうえで、従来よりもフリップフロップの段数を減らした信号同期回路を提供する。 - 特許庁

The semiconductor integrated circuit using a majority circuit includes: a plurality of first FFs (Flip Flops) connected to a combinational circuit; and a plurality of second FFs for receiving the same input signal as the first FFs to replicate the signal.例文帳に追加

多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦとを備える。 - 特許庁

The NFA circuit includes character string comparators 102-104, flip-flops 105-108, AND circuits 109-111, and gated buffers 112-114, and detects whether the character strings represented by regular expression /abc/ are included in an input data terminal 101 or not.例文帳に追加

ＮＦＡ回路は、文字列比較器１０２〜１０４、フリップフロップ１０５〜１０８、論理積回路１０９〜１１１、ゲーテッドバッファ１１２〜１１４を含み、入力データ端子１０１に正規表現/abc/で表される文字列が含まれているかを検出する。 - 特許庁

A control contents storage part 13 constituted of D flip/flops 31a-31h and selectors 32a-32h is allowed to serially shift, and to successively output data Dout0-Dout7 indicating writing approval/disapproval. Thus, it is not necessary to provide any selector circuit for outputting a write signal/WE.例文帳に追加

Dフリップフロップ３１a〜３１ｈとセレクタ３２a〜３２ｈで構成される制御内容記憶部１３は直列にシフトし、書き込み許可又は不許可を示すデータDout０〜Dout７を順次出力し、ライト信号/WEを出力するためのセレクタ回路を不要とする。 - 特許庁

The sampling section 41 is equipped with a circuit configured by connecting in parallel from a first stage up to an n-th stage, sampling circuits 41a-41e configured by connecting in cascade n (n is an integer ≥1) flip-flops which operate in synchronization with a reference clock for example.例文帳に追加

サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。 - 特許庁

In an A/D converting method, between flip-flops 410, three-input and one-output type three-value switching sections 420 (422, 424, 426) are provided, each of which switches three values of non-inverted output Q, inverted output NQ and power supply (Vdd) level of each flip-flop 410.例文帳に追加

各フリップフロップ４１０間に、各フリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える３入力−１出力型の３値切替部４２０（４２２，４２４，４２６）を設ける。 - 特許庁

An optical receiver includes: voltage control oscillators (VCOs) 113a and 113b for generating clock signals; flip flops (FFs) 104a and 104b for logically identifying electric signals from an OE conversion part with the clock signals as triggers; and a media access control (MAC) block 108 for controlling the signal transmission timing of each optical network unit (ONU).例文帳に追加

クロック信号を生成するＶＣＯ１１３ａ，１１３ｂと、クロック信号をトリガとしてＯＥ変換部からの電気信号の論理識別を行うＦＦ１０４ａ，１０４ｂと、ＯＮＵの信号送信タイミングの制御を行うＭＡＣブロック１０８とを有している。 - 特許庁

This semiconductor integrated circuit device is provided with flip-flops 31-1 to 31-n where respective data input terminals D and data output terminals Q are cascaded to each other and which respectively have an external input terminal SI and an external output terminal SO.例文帳に追加

半導体集積回路装置は、各々のデータ入力端子Ｄとデータ出力端子Ｑが相互に縦続接続され、各々が外部入力端子ＳＩと外部出力端子ＳＯを有するフリップフロップ３１−１〜３１−ｎを備えている。 - 特許庁

Switching circuits 21 and 25 are provided in wiring 15 and 16 which are included in signal paths in a shift mode and which are not included in signal paths at the time of a normal operation among the output signal lines of scan flip flops 11 and 12 constituting a scan chain 10.例文帳に追加

スキャンチェーン１０を構成するスキャンフリップフロップ１１，１２の出力信号線のうち、シフトモードの信号経路に含まれ、かつ通常動作時の信号経路に含まれない配線１５，１６に切替回路２１，２５が設けられている。 - 特許庁

A counter 30 counts the dynamic clock S21, the counter 30 outputs a latch clock S31 in timing when data of flip-flops 23-29 are decided to user output data S33 of a data output control circuit 19 for a parallel decision signal.例文帳に追加

動作クロックＳ２１はカウンタ３０によりカウントされ、このカウンタ３０はフリップフロップ２３〜２９のデータが確定したタイミングでラッチクロックＳ３１を出力し、データ出力制御回路１９の出力データＳ３３をパラレル確定信号として使用する。 - 特許庁

A state of whether a clock signal 'clock' A and a clock signal 'clock' B are selected to a clock selecting signal CLK-SEL is detected, the detection state is recorded in flip-flops 11, 13, synchronizing with a corresponding clock signal.例文帳に追加

クロック信号clock Ａおよびクロック信号clock Ｂのそれぞれについて、クロック選択信号CLK-SEL に選択されているか否かの状態が検出され、当該検出状態が、対応するクロック信号に同期してフリップフロップ１１および１３に記録される。 - 特許庁

The data signal Data1 and the strobe signal Stb1 are latched by the flip-flops 26 and 27 in response to the rising edge of a clock signal CLK1a and outputted to driver circuits 28 and 29 after the jitter component generated through the level shift circuits 23 and 24 is removed.例文帳に追加

データ信号Ｄａｔａ１，ストローブ信号Ｓｔｂ１は、フリップフロップ２６，２７によって、クロック信号ＣＬＫ１ａの立ち上がりエッジに応答してラッチされ、レベルシフト回路２３，２４までに発生したジッタ成分が除去されてドライバ回路２８，２９に出力される。 - 特許庁

A scan chain circuit 1 temporarily holds data output and input to a combination logic circuit 2 during normal operation, and serially transfers a test pattern signal SCANIn by making a plurality of flip-flops F/F function as a shift register during execution of the scan test.例文帳に追加

スキャンチェーン回路１は、通常動作時には、組み合わせ論理回路２に入出力されるデータを一時保持する一方、スキャンテスト実行時には、複数個のフリップフロップＦ／Ｆをシフトレジスタとして機能させテストパターン信号ＳＣＡＮＩｎをシリアル転送する。 - 特許庁

After the data as a target of detecting the correlation is changed into a separated formation for each phase (positional conversion of data is carried out or data is once stored and read out and the address is controlled), the data (Din) is entered in the flip-flops (101a to 102b).例文帳に追加

そして、相関検出の対象となるデータを、各位相毎に区分した形態とした後（データの配置変換を行ったり、あるいは、一旦、蓄積して読み出しアドレスを制御することで行う）、そのデータ（Ｄｉｎ）を、フリップフロップ（１０１ａ〜１０２ｂ）に入力する。 - 特許庁

A bypass capacitor 12 corresponding to the size of a buffer 11 for clock supply is arranged adjacent to the buffer 11 between the power source and the ground of the buffer 11 placed right before the flip flops(FFs) 13, 14 and 15 formed on a semiconductor circuit chip.例文帳に追加

半導体集積回路チップ上に形成されるフリップフロップ（ＦＦ）１３，１４，１５の直前に配置されるクロック供給用バッファ１１の電源とグランド間に、クロック供給用バッファ１１と隣接させてこのバッファサイズに応じたバイパスコンデンサ１２を配置する。 - 特許庁

Using a signal resulting from processing a control signal of a higher-order side of the clock tree for a control signal of the power switch 9 can execute a wide variety of power controls for the combination circuit and the flip-flops 7, 8 while suppressing timing deterioration more in comparison with absence of the power control.例文帳に追加

クロックツリーの上位側の制御信号を加工した信号を電源スイッチ９の制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップ７，８の電源制御が可能となる。 - 特許庁

In the hold error countermeasures process, back trace from the second flip flop to the first flip flop between the flop flops whose hold error value is the maximum is executed, and the first hit part where it is possible to facilitate countermeasures to the hold error is retrieved, and this is judged as the optimal hold error countermeasures part.例文帳に追加

また、ホールドエラー対策工程では、ホールドエラー値が最も大きいフリップフロップ間の第２フリップフロップから第１フリップフロップにバックトレースして行き、最初に当たるホールドエラー対策可能箇所を検索し、これを最適なホールドエラー対策箇所とする。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

When the control circuit 5A detects that the valid data transmission signal Treq is '0' and a reception completion signal Tack from a transfer circuit B5 is '1', the mask of the clock signal clk is released, and the flip flops F3 and F2 are made to be operation states.例文帳に追加

一方、制御回路５Ａは、有効データ送信信号Ｔreqが‘０’であることを検出し、かつ、転送回路Ｂ５からの受信完了信号Ｔackが‘１’であることを検出したときに、クロック信号clkのマスクを解除して、フリップフロップＦ３,Ｆ２を動作状態にする。 - 特許庁

Delay output fetching flip-flops 171-173 fetch the output signals obtained, by passing the output (which is made into an inverted state at each clock cycle) to a flip-flop 13 of the combined logic circuit via delay buffers 21-24, and changing the output of the combinational logic circuit into outputs having different delay amounts of the logic circuit.例文帳に追加

遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

The data processor is provided with a 1st pipe line processing part 11 for executing processing divided into five stages, a 2nd pipeline processing part 22 for executing processing in a state delayed by one stage from the processing part 11 and plural flip flops(FFs) for latching control signals inputted to respective stages.例文帳に追加

データ処理装置は、５つのステージに分けて処理を実行する第１のパイプライン処理部１１と、第１のパイプライン処理部１１よりも１ステージ分遅れて処理を実行する第２のパイプライン処理部２２と、各ステージに入力される制御信号をラッチする複数のフリップフロップ３とを備えている。 - 特許庁

The two flip-flops are clocked by an input clock signal CK to supply a divided output signal OUT whose frequency is divided by 2 or by 3 in accordance with a division mode selection signal divb applied to the input of the first NAND logic gate 15.例文帳に追加

２つのフリップ・フロップは、分周された出力信号ＯＵＴを与えるために入力クロック信号ＣＫでクロックされ、その出力信号の周波数は、第１のＮＡＮＤロジック・ゲート１５の入力に与えられる分周モード選択信号ｄｉｖｂに応じて２又は３で分周される。 - 特許庁

In a circuit to be inspected 101, observation points to signal lines 111, 121, and 131 are inserted and inserted signal lines 114, 124, and 134 are connected to a compression circuit 141, and then, the output of the circuit 141 is connected to flip flops having scanning functions through a signal line 142.例文帳に追加

被検査回路１０１では、信号線１１１，１２１，１３１に対する観測点が挿入されており、それぞれ挿入された信号線１１４,１２４,１３４は圧縮回路１４１に接続し、その出力が信号線１４２を通してスキャン機能付きフリップフロップに接続する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

The logic state of the flip-flop is examined, by retaining the logic state of the flip-flop and switching the operating mode of the semiconductor device being subjected to synchronization design, from the normal mode to the scan mode at an arbitrary time, and a normal operating article is compared with an abnormal operating one, thus specifying nonconforming flip-flops.例文帳に追加

同期化設計された半導体装置の動作モードを任意の時刻で、フリップフロップの論理状態を保持しつつ、ノーマルモードからスキャンモードに切り替えて、フリップフロップの論理状態を調べ、正常動作品と異常動作品の比較をすることで不具合フリップフロップを特定する。 - 特許庁

Next, concerning each pair of flip-flops sequentially selected from a semiconductor integrated circuit to be laid out, the difference between the number of stages of the logic cell which exists on a clock path to one flip-flop and the number of a logic cell, which exists on a clock path to the other flip-flop, is obtained (step S403).例文帳に追加

次に、設計すべき半導体集積回路から順に選択されたフリップフロップの各ペアについて、一方のフリップフロップに至るクロック経路上に存在する論理セルの段数と、他方のフリップフロップに至るクロック経路上に存在する論理セルの段数との差を求める（ステップＳ４０３）。 - 特許庁

The scan driver includes: a shift register 100 having a plurality of flip-flops arranged in series; an odd line selection unit 120 having a plurality of NAND gates 121, 123 and 125; and an even line selection unit 140 having a plurality of NAND gates 142, 144 and 146.例文帳に追加

本発明のスキャンドライバは、複数のフリップフロップが直列に配列されたシフトレジスタ１００と、複数のＮＡＮＤゲート１２１、１２３、１２５から構成される奇数ライン選択部１２０と、複数のＮＡＮＤゲート１４２、１４４、１４６から構成される偶数ライン選択部１４０とを備える。 - 特許庁

After connection to individual non-inversion inputs of a pair of comparators 115 and 117, the output of the error amplifier 103 is supplied to set inputs of set-reset flip-flops (SRFF) 123, 125 via edge detection modules 123, 125 to generate PWM signals PWM1, PWM2.例文帳に追加

エラーアンプ１０３の出力は一対のコンパレータ１１５および１１７の各々の非反転入力に接続された後、エッジ検出モジュール１２３，１２５を介してセットリセットフリップフロップ（ＳＲＦＦ）１２３,１２５のセット入力に供給されＰＷＭ信号ＰＷＭ１，ＰＷＭ２が生成される。 - 特許庁

This structure can suppress the skew of clock signals in flip-flops very small, even when the number of CTBs is reduced greatly in comparison with a general clock tree synthesis by a general EDA tool.例文帳に追加

このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによるクロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。 - 特許庁

In this circuit organization device, attention is paid to an AND gate 91, and a scan chain 82 constituted of flip-flops 72-1 to 72-4 controlled originally by a value (signal) from a scan in terminal 101 is changed so as to be controlled by a value from another scan in terminal 102.例文帳に追加

回路構築装置は、ＡＮＤゲート９１に着目し、元々、スキャンイン端子１０１からの値（信号）により制御されていたフリップフロップ７２−１乃至７２−４により構成されるスキャンチェーン８２を、別のスキャンイン端子１０２からの値により制御されるように変更する。 - 特許庁

The signals of the up-down counters 14 and 24 of the respective control circuits 310 and 320 are stored in buffers 15 and 25 and switched in the control circuits 310 and 320 by the selection signals of a selector 34 and phase control voltage data inside the memory part 16 are also read in a time division manner in flip-flops 17 and 27.例文帳に追加

各制御回路３１０、３２０のアップダウンカウンタ１４、２４の信号をバッファ１５、２５に格納し、セレクタ３４の選択信号により、制御回路３１０、３２０で切り替え、メモリ部１６内の位相制御電圧データもフリップフロップ１７、２７にて時分割で読み出す。 - 特許庁

Serial test pattern data latched by a front stage flip-flop (for example, flip-flop 12a) are latched by a rear stage flip-flop (for example, flip-flop 13a), in synchronization with a first clock signal, by the flip-flops 12a, 13a, and 14a connected in series over a plurality of stages.例文帳に追加

複数段にわたって直列に接続されたフリップフロップ１２ａ、１３ａ、１４ａによって、第１のクロック信号に同期して、前段のフリップフロップ（例えば、フリップフロップ１２ａ）にラッチされたシリアルのテストパターンデータが後段のフリップフロップ（例えば、フリップフロップ１３ａ）にラッチされる。 - 特許庁