「flops」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The semiconductor integrated circuit includes a plurality of flip-flops including a redundant flip-flop, a selector unit, and an error detection unit.例文帳に追加

半導体集積回路は、冗長フリップフロップを含む複数のフリップフロップと、セレクタ部と、エラー検出部とを備える。 - 特許庁

By matching clock signal ends to the flip-flops with data signal ends, the delay time of the DUT is calculated.例文帳に追加

フリップフロップへのクロック信号端をデータ信号端と一致させることによってＤＵＴの遅延時間を算出する。 - 特許庁

Thus, there is merit in that timing to store data can be designed very simply, in comparison with the conventional flip-flops.例文帳に追加

これにより、データを貯蔵するためのタイミング設計が従来のフリップフロップに比べて非常に簡単な長所がある。 - 特許庁

G303, G304, G305 and G306 respectively constitute RS flip-flops FF301 and FF302.例文帳に追加

Ｇ３０３及びＧ３０４、Ｇ３０５及びＧ３０６はそれぞれＲＳフリップフロップＦＦ３０１、ＦＦ３０２を構成している。 - 特許庁

A semiconductor integrated circuit 1 includes the PLL circuit 11 outputting a PLL clock which serving as the basis of a clock supplied to two or more flip-flops, and an edge detection circuit 12 detecting the edges of the shift clock for the test of the two or more flip-flops.例文帳に追加

半導体集積回路１は、複数のフリップフロップに供給するクロックの元となるＰＬＬクロックを出力するＰＬＬ回路１１と、複数のフリップフロップのテストのためのシフトクロックのエッジを検出するエッジ検出回路１２とを有する。 - 特許庁

The control circuit of the power supply device includes N-pieces of RS flip-flops FF-1 to RS flip-flops FF-N which include set terminals S and reset terminals R and control the start of the power supply circuits by connecting the power supply circuits to output terminals Q.例文帳に追加

セット端子Ｓとリセット端子Ｒとを有し、出力端子Ｑに各々の電源回路を接続して各々の前記電源回路の動作の開始を制御するＮ個のアールエスフリップフロップＦＦ−１〜アールエスフリップフロップＦＦ−Ｎを備える。 - 特許庁

Two flip-flops are connected serially to the respective input lines of digital data, signals respectively inputted to the serially connected flip-flops in the first stage, and the output signals are introduced to a comparator, and whether they are match is determined.例文帳に追加

ディジタルデータの各入力線にそれぞれフリップフロップを２個直列に接続し、直列接続された各１段目のフリップフロップに入力される信号と出力信号とをそれぞれ比較器に導入して一致しているか否かを比較する。 - 特許庁

The capacitors C1 and C2 perform an operation for speedily supplying the Q output voltages of the D flip-flops 11 and 12 to the charge pump circuit 2, by capacity-coupling the Q output terminals of the D flip-flops 11 and 12 and the current path of the charge pump circuit 2.例文帳に追加

容量素子Ｃ１，Ｃ２は、Ｄフリップフロップ１１，１２のＱ出力端子とチャージポンプ回路２の電流経路とを容量結合して、Ｄフリップフロップ１１，１２のＱ出力電圧を迅速にチャージポンプ回路２に供給する作用を行う。 - 特許庁

On the basis of layout data for which cell arrangement is completed, a timing margin for a clock signal for data transmission between flip-flops each having a data path is computed, and two flip-flops are combined in ascending order of the timing margin to generate a flip-flop pair.例文帳に追加

セル配置の終了したレイアウトデータにもとづいて、データパスを有するフリップフロップ間のデータ伝達のクロック信号に対するタイミングマージンを算出し、そのタイミングマージンの少ない順にフリップフロップを２個ずつ組み合わせてフリップフロップ対を生成する。 - 特許庁

The semiconductor integrated circuit 1 also includes a clock control circuit 13 generating pulse control signals for supplying the PLL clock to the two or more flip-flops from the detection timing of the edge detection circuit 12, and a clock gating circuit 14 supplying the PLL clock to the two or more flip-flops from the pulse control signal in the test mode of the two or more flip-flops.例文帳に追加

また、半導体集積回路１は、エッジ検出回路１２の検出タイミングに基づいて、ＰＬＬクロックを複数のフリップフロップに供給させるためのパルス制御信号を生成するクロック制御回路１３と、複数のフリップフロップのテストモード時には、パルス制御信号に基づいてＰＬＬクロックを複数のフリップフロップに供給するクロックゲーティング回路１４とを有する。 - 特許庁

A plurality of serially coupled flip-flops store values of an HIP output signal during each period of the output signal.例文帳に追加

複数の直列結合されたフリップフロップは、出力信号の各周期の間にＨＩＰ出力信号の値を格納する。 - 特許庁

A boundary scan test circuit 30 which is constituted by connecting flip-flops 23 is constituted on the board 20.例文帳に追加

シリコン配線基板２０上には、フリップフロップ２３を接続して構成されるバウンダリスキャンテスト用回路３０が構成されている。 - 特許庁

A distribution circuit 104 distributes the timing pulse TP2, generated in the timing pulse generator 102 into the flip-flops 105-108.例文帳に追加

振り分け回路１０４は、タイミングパルス発生器１０２で発生されたタイミングパルスＴＰ２をフリップフロップ１０５〜１０８に振り分ける。 - 特許庁

Logic circuitry then generates a lower frequency HIP output signal in response to the values stored in the flip-flops.例文帳に追加

次に、論理回路構成はフリップフロップに格納された値に応答してより低い周波数のＨＩＰ出力信号を生成する。 - 特許庁

A first selection control circuit controls the first selection circuit on the basis of the output data of the second/third test flip-flops.例文帳に追加

第１選択制御回路は、第２および第３試験フリップフロップの出力データに基づいて第１選択回路を制御する。 - 特許庁

To improve the accuracy of A/D conversion, while making the function of a one-bit D/A converter used concurrently in flip-flops.例文帳に追加

フリップフロップにて１ビットＤ／Ａ変換器の機能を併用させることを可能としつつ、Ａ／Ｄ変換精度を向上させる。 - 特許庁

A distribution circuit 103 distributes the timing pulse TP1 generated in the timing pulse generator 101 into flip-flops 105-108.例文帳に追加

振り分け回路１０３は、タイミングパルス発生器１０１で発生されたタイミングパルスＴＰ１をフリップフロップ１０５〜１０８に振り分ける。 - 特許庁

The semiconductor device includes a plurality offlip-flops, input terminals, scan output terminals and loop selection circuits.例文帳に追加

半導体装置は、複数のフリップフロップと入力端子とスキャン入力端子とスキャン出力端子とループ選択回路とを備える。 - 特許庁

D type flip-flops (DFF) 14 and 16 output signals S14 and S16 produced by delaying an input signal Sin every specified periods.例文帳に追加

Ｄ型フリップフロップ（ＤＦＦ）１４，１６は、入力信号Ｓinを所定周期毎に遅延して成る信号Ｓ14，Ｓ16を出力する。 - 特許庁

Flip flops, a storage element inside a semiconductor integrated circuit, are connected in a chain shape to constitute a scan chain 101.例文帳に追加

半導体集積回路内部の記憶素子であるフリップフロップはチェーン状に接続されてスキャンチェーン１０１を構成している。 - 特許庁

Further, a two thirds frequency divider 20 is constituted of two NAND D flip-flops each composed of an NMOS source coupled logic circuit.例文帳に追加

さらに、２／３分周器２０をＮＭＯＳソースカップルドロジック回路からなる２個のＮＡＮＤ型Ｄフリップフロップで構成する。 - 特許庁

To restrain a hold error upon performing a scan test in which a scan chain is formed by a plurality of flip-flops in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において複数のフリップフロップでスキャンチェーンを構成するスキャンテスト実施時のホールドエラーを抑制する。 - 特許庁

At the same time, an exclusive OR is secured for the preceding and next signals of the D flip-flops 16 and 18 to extract two waveform edges.例文帳に追加

また、Ｄフリッブフロップ１６，１８の前後信号の排他的論理和をとることにより、２つの波形のエッジが抽出される。 - 特許庁

The synchronizer includes a first multiplexer (206) coupled to outputs of the flip-flops in the first and the second set.例文帳に追加

同期装置は、第１の集合及び第２の集合中のフリップフロップの出力に接続された第１のマルチプレクサ(206)を含む。 - 特許庁

The shift register (22) includes N flip-flops for transferring the serial data from one end to the other end in a first direction (SDR, DR1).例文帳に追加

シフトレジスタ（２２）は、シリアルデータを第１の方向（ＳＤＲ、ＤＲ１）の一端より他端に転送するＮ個のフリップフロップを含む。 - 特許庁

Branch clock wiring 120-1 to 120-m branches a clock CLK and supplied it to the flip-flops FF(1,1)-FF(m,n).例文帳に追加

分岐クロック配線１２０−１〜１２０−ｍは、クロックＣＬＫを分岐して、フリップフロップＦＦ（１，１）〜ＦＦ（ｍ，ｎ）に供給する。 - 特許庁

To reduce the number of flip-flops required for the configuration of a band generation device, in order to decrease the circuit scale and the power consumption.例文帳に追加

帯域生成装置の構成に必要なフリップフロップの数を少なくし、回路規模の縮小、消費電力の低減を図る。 - 特許庁

To prevent hold errors during implementation of a scan test, wherein a scan chain is constructed of a plurality of flip-flops, in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において複数のフリップフロップでスキャンチェーンを構成するスキャンテスト実施時のホールドエラーを抑制する。 - 特許庁

A digital filter 20 for which n pieces of D-type flip-flops are connected in series and the logical product of signals outputted by the respective D-type flip-flops is output, and a delay filter 30 for which m×2 pieces of inverters having primitive elements are connected in series are connected in parallel.例文帳に追加

ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。 - 特許庁

Thereafter, partial clock wiring is wired between the flip-flops of each flip-flop pair, an equi-delay point to two flip-flops of the connection destination is obtained on the partial clock wiring, and a clock tree is generated with the equi-delay point as a final branch point.例文帳に追加

その後、それぞれのフリップフロップ対のフリップフロップ間に部分的クロック配線を配線し、その部分的クロック配線上において、その接続先の２個のフリップフロップへの等遅延点を求め、その等遅延点を最終分岐点とするクロックツリーを生成する。 - 特許庁

This circuit is provided with a logic circuit for impressing reference clock to the respective flip-flops in the first stage and for calculating the logical product of a clock signal and the coincidence signal of the comparator, and the logical product signal is impressed to the serially connected respective flip flops in the second stage as the clock signal.例文帳に追加

基準クロックを１段目の各フリップフロップに印加し、かつ、クロック信号と比較器の一致信号との論理積をとる論理回路を設け、この論理積信号を直列接続された２段目の各フリップフロップにクロック信号として印加する。 - 特許庁

The mode setting circuit has a plurality of stages of flip-flops 13, 14 which are cascaded and triggered by a pulse signal supplied from the outside; and logic circuits 15-19 for computing the output signal of each of the plurality of stages of flip-flops to generate a plurality of kinds of mode signals.例文帳に追加

外部から供給されるパルス信号によりトリガされる縦続接続された複数段のフリップフロップ１３，１４と、複数段のフリップフロップそれぞれの出力信号を演算して複数種類のモード信号を生成する論理回路１５〜１９とを有する。 - 特許庁

To enable correct verification by representing the whole logic circuit as BDD(binary decision diagram) at a time without dividing the flip-flops of the logic circuit to be verified into combination circuits even when the positions of the flip-flops are different.例文帳に追加

検証対象の論理回路のフリップフロップの位置が異なる場合でも、フリップフロップについて組合せ回路に分割することなく論理回路全体を一括してＢＤＤで表現し正しく検証することを可能とした論理回路検証装置及び方法の提供。 - 特許庁

Since a comparatively large clock skew occurs between the flip flop belonging to a prescribed group connected by the scan path and the scan flip flop belonging to the different group, the scan flip-flops including delay circuits are applied to the scan flip-flops in the final stages of the respective groups.例文帳に追加

スキャンパスによって接続するあるグループに属するスキャンフリップフロップと、別のグループに属するスキャンフリップフロップとの間に比較的大きなクロックスキューが発生するので、各グループの最後段のスキャンフリップフロップに、遅延回路を含むスキャンフリップフロップを適用する。 - 特許庁

A list production part 10 sets observation points corresponding to the number of the scan flip-flops shown by the net list A received by the input part 110.例文帳に追加

リスト作成部１０は、入力部１１０が受け付けたネットリストＡが示すスキャンフリップフロップの数だけ観測ポイントを設ける。 - 特許庁

To set a state for measurement of quiescent supply current, with one clock, in an integrated circuit with chain-connected flip-flops.例文帳に追加

フリップフロップをチェーン状に接続した集積回路において、静止電源電流を測定する状態に、１クロックで設定可能とする。 - 特許庁

Shift registers having D flip-flops 1, 2, 3, 4 to 7 and 8 to 15 connected in cascade are provided for respective bits D0 to D3 of a binary code.例文帳に追加

バイナリコードのビットＤ０〜Ｄ３毎に、Ｄフリップフロップ１、２，３、４〜７、８〜１５をそれぞれ縦続接続したシフトレジスタを設ける。 - 特許庁

To provide an evaluation method capable of recognizing each delay condition outside an LSI easily, by regarding a combined logic circuit between flip-flops inside the LSI as a critical path.例文帳に追加

ＬＳＩ内部のフリップフロップ間組合せ論理回路をクリティカル・パスとして、各々の遅延状態をＬＳＩ外部で容易に知る。 - 特許庁

To shorten the test time of testing a device under test including a scan chain comprising a plurality of flip-flops.例文帳に追加

複数のフリップフロップから構成されるスキャンチェインを有する被試験デバイスの試験の試験時間の短縮化を図ることを目的とする。 - 特許庁

To adjust phase shift of clock signals to be supplied to flip-flops (FF) which latch data signals in a parallel-serial converter.例文帳に追加

パラレル−シリアル変換器において、データ信号をラッチするフリップフリップ（ＦＦ）に供給されるクロック信号の位相ずれを調整する。 - 特許庁

An expected value setting section 32 stores expected value data output from the sense amplifiers SA1-SAk into corresponding k flip-flops FF1-FFk.例文帳に追加

期待値設定部３２は、ｋ個のフリップフロップＦＦ１〜ＦＦｋに、対応するセンスアンプＳＡ１〜ＳＡｋの出力の期待値データを格納する。 - 特許庁

The flip flop for writing in normal operation, and that used for scan flip flops in the logic test are shared.例文帳に追加

通常動作時における書き込み用フリップフロップと、ロジックテストにおけるスキャンフリップフロップに用いられるフリップフロップとを兼用することができる。 - 特許庁

The matrix operation results c'0 to c'n are set as initial values in respective flip-flops D0 to Dn of a code series generator 101b.例文帳に追加

各行列演算結果ｃ’０〜ｃ’ｎは初期値として、符号系列生成器１０１ｂの各フリップフロップＤ０〜Ｄｎにセットされる。 - 特許庁

The enable signal EN[7:0] is a signal for individually regulating the existence of clock supply in each of eight flip-flops included in the register 80.例文帳に追加

イネーブル信号ＥＮ［7：0］は、レジスタ８０に備わる８つのフリップフロップについて、クロックの供給の有無を個別に規定する信号である。 - 特許庁

Second flip-flops 8_1, 8_2 sample the signals received by the input buffers 6_1, 6_2, while using the second clocks synchronized with the signals.例文帳に追加

第２のフリップフロップ８_１，８_２は、各入力バッファ６_１，６_２で受信された各信号をそれらに同期した第２のクロックで取り込む。 - 特許庁