「instruction buffer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The information processor is further provided with a subroutine restoration instruction buffer which stores an instruction sequence at a restoration destination of the subroutine restoration instruction, and saves the instruction sequence stored in the present instruction buffer to the subroutine restoration instruction buffer.例文帳に追加

さらに、サブルーチン復帰命令の復帰先の命令列を格納するサブルーチン復帰命令バッファを備え、現命令バッファに格納された命令列をサブルーチン復帰命令バッファに退避する。 - 特許庁

The instruction execution part 13 decodes and executes the instruction supplied from the instruction buffer 12.例文帳に追加

命令実行部１３は、命令バッファ１２から供給される命令をデコードして実行する。 - 特許庁

While the instruction execution of the stored instruction string is repeated, the instruction of the instruction string is supplied from the instruction buffer to the instruction decoder, and when the instruction execution of the instruction string is stopped, the storage of the instruction column is released.例文帳に追加

保持した命令列の命令実行が繰り返される間は当該命令列の命令を命令バッファから命令デコーダに供給し、当該命令列の命令実行から抜けるとき当該命令列の保持を解除する。 - 特許庁

In addition, the evaluator 4 outputs the translated latest instruction or an instruction of the FIFO buffer 5 to the code buffer 6 when there is no interference between the translated latest instruction or the instruction obtained from the FIFO buffer 5 and the last number instruction of the code buffer 6.例文帳に追加

また、翻訳された最新の命令、もしくはＦＩＦＯバッファ５から取り出した命令と、コードバッファ６の最後の数命令との間に干渉がないとき、上記翻訳された最新の命令もしくはＦＩＦＯバッファ５の命令をコードバッファ６に出力する。 - 特許庁

CONTROLLER OF INSTRUCTION WORD CACHE AND INSTRUCTION WORD CONVERSION REFERENCE BUFFER, AND CONTROL METHOD THEREOF例文帳に追加

命令語キャッシュと命令語変換参照バッファの制御器、及びその制御方法 - 特許庁

The instruction buffer 12 stores the instruction read out from the address designated by the fetch address.例文帳に追加

命令バッファ１２は、フェッチアドレスで指定されるアドレスから読み出された命令を格納する。 - 特許庁

An information processor 1 includes: an instruction fetch part 11; an instruction buffer 12; an instruction execution part 13; and an instruction fetch control part 18.例文帳に追加

情報処理装置１は、命令フェッチ部１１、命令バッファ１２、命令実行部１３、及び命令フェッチ制御部１８を有する。 - 特許庁

To easily mount instruction segmentation control from an instruction buffer register to an instruction register and to effectively utilize the capacity of the instruction buffer register in a pipeline type information processor.例文帳に追加

パイプライン方式の情報処理装置において、命令バッファレジスタから命令レジスタへの命令切り出し制御の実装を容易にし、さらに命令バッファレジスタの容量を有効に活用する。 - 特許庁

This sequencer unit 1 comprises a first instruction processing unit 2, an instruction buffer 3 and a second instruction processing unit 4.例文帳に追加

本発明によるシーケンサユニット(1)は第１の命令処理ユニット(2)と、命令バッファ(3)と、第２の命令処理ユニット(4)とを含む。 - 特許庁

An address range of an instruction string stored in an instruction buffer 13 is set in an address table 11.例文帳に追加

アドレステーブル１１に、命令バッファ１３に格納された命令列のアドレス範囲が設定される。 - 特許庁

The encoder 124 follows the instruction of the initialization of the reference picture buffer to give the instruction of the initialization of the reference picture buffer to the reference picture buffer management 123, and then performs encoding within pictures containing the instruction of the initialization of the reference picture buffer.例文帳に追加

エンコード部１２４は参照ピクチャバッファの初期化指示に従い、参照ピクチャバッファ管理部１２３に対し参照ピクチャバッファ初期化命令を出し、参照ピクチャバッファの初期化命令を含めたピクチャ内符号化を行う。 - 特許庁

More concretely, the control unit 44 clears a print buffer 45 as well as the receive buffer 42, and clears the print buffer 45 again according to the buffer clear instruction.例文帳に追加

より具体的には、制御部４４は、受信バッファ４２とともに印刷バッファ４５をクリアさせ、バッファクリア指示に応じて、印刷バッファ４５を再度クリアさせる。 - 特許庁

The instruction supply selection 10 has a thread control part 24 for storing a first instruction code in the first instruction buffer preferentially and, when the number of first instruction codes stored in the first instruction buffer becomes more than twice of a maximum value for the number of instruction codes which can be issued in parallel by the instruction supply section 10, storing a second instruction code in the second instruction buffer.例文帳に追加

命令供給部１０は、優先的に第１の命令バッファに第１の命令コードを格納し、第１の命令バッファに格納される第１の命令コードの数が命令供給部１０が並列して発行可能な命令コード数の最大値の２倍以上となった場合に第２の命令バッファに第２の命令コードを格納するスレッド制御部２４を有する。 - 特許庁

If a VLOOP instruction is decoded with an instruction decoder 103, the loop processing is started, and it is started to accumulate a normal instruction for an instruction buffer 105.例文帳に追加

ＶＬＯＯＰ命令が命令デコーダ１０３によりデコードされると、ループ処理が開始され、命令バッファ１０５に対して通常命令が蓄積され始める。 - 特許庁

Instructions 12 that wait for requested data are buffered in the instruction buffer 3.例文帳に追加

要求データを待つ命令(12)は命令バッファ(3)にバッファリングされる。 - 特許庁

The data buffer management part stores the information of the output destination register of the data buffer and the first instruction in the management information based on the second instruction.例文帳に追加

データバッファ管理部は、第２命令に基づいて、データバッファの出力先レジスタ及び第１命令の情報を管理情報に格納する。 - 特許庁

In a microprocessor, a prefetch buffer 6 stores an instruction prefetched from an SDRAM 2.例文帳に追加

プリフェッチバッファ６は、ＳＤＲＡＭ２からプリフェッチした命令を格納する。 - 特許庁

Then the control unit 44 clears the receive buffer 42 again according to a buffer clear instruction (buffer clear command) received from the host computer 30.例文帳に追加

そして、制御部４４は、ホストコンピュータ３０から受信するバッファクリア指示（バッファクリアコマンド）に応じて、受信バッファ４２を再度クリアさせる。 - 特許庁

An instruction from one thread may be issued prior to an instruction from another thread regardless of which instruction was fetched into the buffer first.例文帳に追加

あるスレッドからの命令を、別のスレッドからの命令の前に、どちらの命令が最初にバッファにフェッチされたかに無関係に発行する。 - 特許庁

When the instruction receiving section 120 receives a setting instruction of a sound output mode requesting low delay of sound output, the buffer control section 122 reduces the buffer size of the jitter buffer 128.例文帳に追加

指示受付部１２０が、音声出力の低遅延を要求する音声出力モードの設定指示を受け付けると、バッファ制御部１２２が、ジッタバッファ１２８のバッファサイズを縮小する。 - 特許庁

An instruction decoder 62 reads the instruction code stored in the instruction buffer 52, and decodes it, and applies a control signal for executing the decoded instruction to the shader 30.例文帳に追加

命令デコーダ６２は、命令バッファ５２に保持された命令コードを読み出し、デコードし、デコードされた命令を実行するための制御信号をシェーダ３０に与える。 - 特許庁

DATA PROCESSING DEVICE HAVING METHOD FOR PROCESSING LOOP INSTRUCTION USING LOOP BUFFER例文帳に追加

ループバッファを利用したループ命令の処理方法を備えるデータ処理装置。 - 特許庁

The computer 10 has a process executor 11, an instructing buffer 12, a converter 13 and an instruction input/output buffer 14.例文帳に追加

制御コンピュータ10は、処理実行部11，命令指示バッファ12、変換部13及び命令入出力バッファ14を有している。 - 特許庁

The control part 44 clears the receiving buffer 42 again corresponding to a buffer clearing command as the buffer clearing instruction received from the host computer 30.例文帳に追加

そして、制御部４４は、ホストコンピュータ３０から受信するバッファクリア指示であるバッファクリアコマンドに応じて、受信バッファ４２を再度クリアさせる。 - 特許庁

The CPU 10, upon receiving the buffer empty signal, issues a DMA transfer instruction for writing the audio data into the empty buffer in the ring buffer 30.例文帳に追加

ＣＰＵ１０は、バッファ空き信号を受け取ると、リングバッファ３０の空きバッファにオーディオデータを書き込むためのＤＭＡ転送命令を発行する。 - 特許庁

The instruction code held in the instruction buffer 87 is executed by the CPU 53 to carry out debugging.例文帳に追加

その命令コードバッファ８７に保持された命令コードをＣＰＵ５３が実行することによってデバッグを行う。 - 特許庁

An instruction packet buffer part 11b2 stores a first instruction packet issued by a scalar processing part 11.例文帳に追加

命令パケットバッファ部１１ｂ２は、スカラプロセッシング部１１により発行される第１の命令パケットを格納する。 - 特許庁

When an instruction decoder 102 decodes an instruction, information related with the instruction is registered in a reorder buffer 104 or a reservation station 103.例文帳に追加

命令デコーダ１０２が命令をデコードすると、当該命令に関する情報がリオーダバッファ１０４またはリザベーションステーション１０３に登録される。 - 特許庁

The evaluator 4 outputs a translated latest instruction to the FIFO buffer 5 when there is interference between the latest instruction and the last number instruction of the code buffer 6 or when there is dependency between the translated latest instruction and an instruction stored in the FIFO buffer 5.例文帳に追加

評価器４は、翻訳された最新の命令と上記コードバッファ６の最後の数命令との間に干渉があるとき、もしくは上記翻訳された最新の命令と上記ＦＩＦＯバッファ５に保持された命令との間に依存関係があるとき、上記最新の命令をＦＩＦＯバッファ５に出力する。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

A DES processing part 60 monitors amounts of data storage of the buffer 50 and a buffer 70, and executes a readout instruction for the buffer 50 according to the result.例文帳に追加

ＤＥＳ処理化部６０は、バッファ５０およびバッファ７０のデータ蓄積量を監視し、その結果に応じてバッファ５０に対して読み出し命令を行う。 - 特許庁

An AES processing part 40 monitors amounts of data storage of a buffer 30 and a buffer 50 and executes a readout instruction for the buffer 30 according to the result.例文帳に追加

ＡＥＳ処理部４０は、バッファ３０およびバッファ５０のデータ蓄積量を監視し、その結果に応じてバッファ３０に対して読み出し命令を行う。 - 特許庁

A prefetch control circuit (104), when branching is performed by the branch instruction, fetches the branch destination instruction into the prefetch buffer; and when branching is not performed, ignores the branch destination instruction.例文帳に追加

プリフェッチ制御回路（１０４）は、分岐命令により分岐した場合に分岐先命令をプリフェッチバッファに取り込み、分岐しなかった場合は無視する。 - 特許庁

A read instruction saving means (13) of a read instruction processing section (6) determines vacancy of a buffer (9) for storing the read instruction when receiving the read instruction from other node.例文帳に追加

本発明は、リード命令処理部（６）のリード命令退避手段（１３）で、他ノードからリード命令を受信した時にリード命令を格納するバッファ（９）の空き状態を判定する。 - 特許庁

A selector 14 selectively outputs an instruction code stored in an instruction buffer 13 and an instruction code stored in an instruction cache in accordance with the judged result of the judgment unit 12.例文帳に追加

そして、セレクタ１４が、判定器１２の判定結果に応じて、命令バッファ１３に格納される命令コードと命令キャッシュに格納される命令コードとを選択的に出力する。 - 特許庁

The synchronizing instruction and an instruction B are stored in a system buffer 61 of a bus controller 6 and transferred to a system bus 400.例文帳に追加

同期命令、命令Ｂがバス制御装置６のシステムバッファ６１に格納され、システムバス４００に転送される。 - 特許庁

A mode change instruction detection part 225 detects the instruction to change a mode of the prefetch size of the prefetch buffer 210.例文帳に追加

モード切替指示検出部２２５はプリフェッチバッファ２１０におけるプリフェッチサイズのモードを切り替える指示を検出する。 - 特許庁

To provide a loop instruction processing device using a loop buffer in a data processing device.例文帳に追加

データ処理装置内のループバッファを利用したループ命令処理装置を提供する。 - 特許庁

An information processor is provided, which has a prefetch buffer (103) for fetching an instruction with a width more than twice the instruction length and for storing the prefetched instruction; a decoder (105) for decoding the instruction stored in the prefetch buffer; and a computing element (107) for executing a decoded instruction.例文帳に追加

命令長の２倍以上の幅で命令を取り込み、プリフェッチした命令を蓄えておくプリフェッチバッファ（１０３）と、プリフェッチバッファに蓄えられた命令をデコードするためのデコーダ（１０５）と、デコードされた命令を実行するための演算器（１０７）とを有する情報処理装置が提供される。 - 特許庁

When an instruction of the first instruction packet is a scalar storage instruction, an instruction of the second instruction packet is a scalar storage instruction and the addresses of the first and second instruction packets match, the address comparison/buffer control part 11b1 outputs the instruction to connect them to a connection processing part 11b3, and the connection processing part 11b3 connects the first and second instruction packets.例文帳に追加

アドレス比較・バッファ制御部１１ｂ１は、第１の命令パケットの命令がスカラストア命令であり、第２の命令パケットの命令がスカラストア命令であって、第１及び第２の命令パケットのアドレスが一致する場合、結合処理部１１ｂ３に結合する指示を出力し、結合処理部１１ｂ３は、第１及び第２の命令パケットを結合する。 - 特許庁

VECTOR INSTRUCTION PROCESSOR, BUFFER CONTROL METHOD, VECTOR OPERATION PROCESSOR AND INFORMATION PROCESSOR例文帳に追加

ベクトル命令処理装置、バッファ制御方法、ベクトル演算処理装置、情報処理装置 - 特許庁

An instruction execution part 12 reads/decodes/executes the instruction and data from the look-ahead buffer 22 based on an address counter 14.例文帳に追加

命令実行部１２はアドレスカウンタ１４に基づいて先読みバッファ２２から命令及びデータを読み出し解読し実行する。 - 特許庁

A list address buffer control circuit 30 has a list address buffer for holding the list address of the list instruction, and controls writing and/or reading to and from the list address buffer.例文帳に追加

リストアドレスバッファ制御回路３０は、リスト命令のリストアドレスを保持するリストアドレスバッファを有しており、そのリストアドレスバッファに対する書き込み・読み出しの制御を行う。 - 特許庁

To reduce the branch penalty of a data processor for pipe line-processing of a given instruction without providing any exclusive buffer for saving an instruction string of a branch instruction type.例文帳に追加

与えられた命令をパイプライン処理するデータ処理装置について、分岐命令流の命令列退避用の専用バッファなどを設けることなく、分岐ペナルティを軽減する。 - 特許庁

A processing unit includes multiple performance units and sequencer logic that is disposed in downstream of instruction buffer logic, and that is responsive to a sequencer instruction present in an instruction stream.例文帳に追加

処理ユニットは、複数の実行ユニットと、命令バッファ・ロジックの下流に配設され、命令ストリーム内に所在するシーケンサ命令に応答するシーケンサ・ロジックと、を含む。 - 特許庁