「memory B-cell」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A sending-out point A and a receiving point B of a signal are wired across a memory cell region.例文帳に追加

信号の送出点Ａと受信点Ｂとの間にメモリセル領域を横切って配線を行う。 - 特許庁

A diffusion layer B at the side of the memory cell M1 is connected to bit lines 23, 24.例文帳に追加

メモリセルＭ１側の拡散層Ｂは、ビット線２３，２４に接続される。 - 特許庁

The memory cell portion (a) and control gate portion (b) are insulated and separated by an element separation layer 30.例文帳に追加

メモリセル部ａとコントロールゲート部ｂは、素子分離層３０によって絶縁分離される。 - 特許庁

In this ultraviolet erasable semiconductor memory, the channel width W_A of a MOSFET of one side of the two MOSFETs constituting the memory cell is formed narrower than the channel width W_B of the MOSFET of another side.例文帳に追加

メモリセルを構成する２つのＭＯＳＦＥＴの一方のチャネル幅Ｗ_Ａを他方のチャネル幅Ｗ_Ｂより狭く形成する。 - 特許庁

To provide a semiconductor storage device in which, even when the row address of port A matches that of port B, both ports of the word lines of a memory cell belonging to its row is prevented from being opened and the memory cell is accessed independently from the port A and port B.例文帳に追加

ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。 - 特許庁

This device has a memory cell array 11 having at least three memory cells A, B and C for storing data and a majority decision circuit for selecting data in the memory cell, which is not affected by a software error, according to a majority decision concerning the stored contents of the respective memory cells A, B and C.例文帳に追加

データを格納する少なくとも３つ以上のメモリセルＡ，Ｂ，Ｃを備えたメモリセルアレイ１１と、メモリセルＡ，Ｂ，Ｃの各々の記憶内容について多数決をとってソフトエラーを被っていないメモリセルのデータを選択する多数決回路とを有する。 - 特許庁

A test method of the nonvolatile semiconductor memory device has a (A) step for performing erasion of the memory cell with a FN system, and a (B) step for performing rewriting of the memory cell with the FN system after the (A) step.例文帳に追加

本発明に係る不揮発性半導体記憶装置のテスト方法は、（Ａ）ＦＮ方式でメモリセルの消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、ＦＮ方式でメモリセルの書き戻しを行うステップとを有する。 - 特許庁

Consequently, the influence of an proximity effect is absorbed in this portion, and the influence of the proximity effect does not attain to a memory element in a memory cell array area B as is the case with a DRAM adopting a conventional half cell.例文帳に追加

従って、この部分で近接効果の影響が吸収され、従来のハーフセルを採用したＤＲＡＭと同様に、メモリセルアレイ領域Ａ内の記憶素子には近接効果の影響は及ばない。 - 特許庁

When an opaque seal is attached to the optical window 6, a light from the outside part is shielded, and the memory cell controlling means 4 turns the memory cell 5 into a rewriting inhibiting state by the detection signal B outputted from the light detecting means 3.例文帳に追加

光学窓６に不透明なシールを貼ると、外部からの光が遮断され、このときに光検出手段３から出力される検出信号Ｂにより、メモリセル制御手段４は、メモリセル５を再書込み禁止状態にする。 - 特許庁

The memory cell array region has a plurality of sector regions 0, 1, etc., divided in the second direction B.例文帳に追加

前記メモリセルアレイ領域は、第２の方向Ｂで分割された複数のセクタ領域０，１，…を有する。 - 特許庁

The memory cell array is divided in the second direction B and has a plurality of sectors 0, 1, etc., having their lengths in the first direction A.例文帳に追加

メモリセルアレイ領域は、第２の方向Ｂで分割され、第１の方向Ａを長手方向とする複数のセクタ０，１，…を有する。 - 特許庁

The memory cell array region is divided in the second direction B, and has a plurality of sector regions 0, 1,... of which the longitudinal direction is the first direction A.例文帳に追加

メモリセルアレイ領域は、第２の方向Ｂで分割され、第１の方向Ａを長手方向とする複数のセクタ領域０，１，…を有する。 - 特許庁

At a main body memory cell part 2, a plurality of word lines 12 are provided at regular intervals (b), while a plurality of bit lines 13 provided of regular intervals (a).例文帳に追加

本体メモリセル部２には、複数本のワード線１２が等間隔ｂで配置され、複数本のビット線１３が等間隔ａで配置されている。 - 特許庁

A memory cell is formed into which N-channel and P-channel transistors A, B, having different conduction types from each other, are fitted alternately.例文帳に追加

異なる導電型のＮチャネルトランジスタＡとＰチャネルトランジスタＢとを交互に嵌めたメモリセルを形成する。 - 特許庁

In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block A, a block B, a block C, and a block D.例文帳に追加

半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤに分割されている。 - 特許庁

The memory cell section (a) and the data erasing section (b) are composed of a MOS transistor, and the control gate section (c) is composed of a MOS capacitor.例文帳に追加

メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.例文帳に追加

メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁

The semiconductor memory is composed of a transistor TRA for selection (A) and a memory cell MCAM composed of a first electrode 21, a capacitor layer 22 and a second electrode 23 (B), the first electrode 21 is connected, via the transistor TRA for selection, to a bit line BLA and a thermal diffusion layer 25 is formed on or above the memory cell MCAM or under or below the memory cell.例文帳に追加

半導体メモリは、（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２と第２の電極２３とから成るメモリセルＭＣ_AMから構成され、第１の電極２１は選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上若しくは上方、あるいは又、メモリセルの下若しくは下方には、熱拡散層２５が形成されている。 - 特許庁

The block B includes the memory PHY, and a signal level holding cell provided between the memory controller and the memory PHY, for fixing an output signal from the memory controller to a predetermined level during the power-saving mode.例文帳に追加

ブロックＢには、メモリーＰＨＹと、前記メモリーコントローラー及び前記メモリーＰＨＹの間に設けられ、省電力モード中に前記メモリーコントローラーからの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

A word line driver WDa activates the word line W with a lower potential (Vcc-Vt) than a supply potential (Vcc) of the memory cell MC at the time of the initial stage of conduction between this node and the bit lines B, /B.例文帳に追加

ワード線ドライバＷＤａは、このノードとビット線Ｂ及び／Ｂとの導通初期、メモリセルＭＣの給電電位（Ｖｃｃ）よりも低い電位「Ｖｃｃ−Ｖｔ」にてワード線Ｗを活性化する。 - 特許庁

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.例文帳に追加

本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁

In a data writing memory cell 101 of this AND type flash memory, a potential (a) is applied to a BG 105, a potential (e) is applied to CG 103, a potential (b) is applied to a source electrode 106, and a potential (c) is applied to a drain electrode 107.例文帳に追加

データ書込するメモリセル１０１は、ＢＧ１０５に電位ａが印加され、ＣＧ１０３に電位ｅが印加され、ソース電極１０６に電位ｂが印加され、ドレイン電極１０７に電位ｃが印加される。 - 特許庁

The memory test circuit includes two kinds of registers such as an A register 32 for storing test result information in which the redundancy cell is not used, and a B register 33 for storing test result information in which the redundancy cell is used.例文帳に追加

冗長セルが使用されていないテスト結果情報を格納するＡレジスタ３２と、冗長セルが使用されているテスト結果情報を格納するＢレジスタ３３の２種類のレジスタを設けている。 - 特許庁

A line of a memory cell array 4 to which a first access is performed through a port A is specified by a first row address; and a line of the memory cell array 4 to which a second access is performed through a port B is specified by using a second row address.例文帳に追加

第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。 - 特許庁

In a non-volatile memory cell including a MONOS-type transistor Q_1 for memory and a MIS-type transistor Q_2 for cell selection, the length B of a charge accumulation film 16 is made shorter than that A of the gate electrode 20 of the MONOS-type transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢを短くする。 - 特許庁

The block B includes the memory controller, the memory PHY, and a signal level holding cell provided between the arbitration circuit and the memory controller, for fixing an output signal from the arbitration circuit to a predetermined level during the power-saving mode.例文帳に追加

ブロックＢには、メモリーコントローラーと、メモリーＰＨＹと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The channel portion of the N-channel transistor A is used in common with a P-type drain 7a of the P-channel transistor B, and the channel portion of the P-channel transistor B is used in common with an N-type source 5b of the N-channel transistor A to make the memory cell highly integrable.例文帳に追加

ＮチャネルトランジスタＡのチャネル部とＰチャネルトランジスタＢのＰ型ドレイン７ａとを共用すると共に、ＰチャネルトランジスタＢのチャネル部とＮチャネルトランジスタＡのＮ型ソース５ｂとを共用することによって高集積化する。 - 特許庁

Threshold voltage Vt of all memory cell transistors is boosted to the highest voltage V1H in a voltage range corresponding to a data write-in state (b).例文帳に追加

全てのメモリセルトランジスタのスレショルド電圧Ｖｔを，データ書き込み状態に対応する電圧範囲のなかで最も高い電圧Ｖ１_Ｈまで上昇させる（ｂ）。 - 特許庁

The nonvolatile semiconductor storage element having a sectional structure having a polysilicon layer as a single layer contains mutually insulated and isolated memory cell section (a), data erasing section (b) and control gate section (c).例文帳に追加

単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。 - 特許庁

Silicon oxide films 13, 25 and 26 as a gate insulating film and gate electrodes 6, 7 12a, and 12b such as a memory cell transistor 1 or the like are formed on a silicon substrate 3 (refer to (a) and (b).).例文帳に追加

シリコン基板３上にゲート絶縁膜となるシリコン酸化膜１３、２５、２６、メモリセルトランジスタ１などのゲート電極６、７、１２ａ、１２ｂを形成する（（ａ）、（ｂ）参照）。 - 特許庁

On a silicon substrate 1, gate electrodes MG, SG are formed in the memory cell region (Fig.3(b)) and a gate electrode PG is formed in a peripheral circuit region (Fig.3(c)).例文帳に追加

シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。 - 特許庁

To provide a therapeutic or prophylactic agent by preventing the humectation, the differentiation and the activation of a dendritic cell, a B lymphocyte and a memory T lymphocyte in the onset joint of rheumatoid arthritis.例文帳に追加

本発明の目的は、慢性関節リウマチ患者の発症関節における樹状細胞、Ｂリンパ球、メモリーＴリンパ球の浸潤、分化、活性化を防ぐことによる治療剤もしくは予防剤を提供することにある。 - 特許庁

If a battery device 10 satisfies neither of three conditions A, B and C, a CPU 38 makes a judgement that the battery device 10 is modified and erases a genuine cell information D1 of a nonvolatile memory 34 (Step 20).例文帳に追加

バッテリー装置１０が３つの条件Ａ、Ｂ、Ｃの何れも満たさない場合には、ＣＰＵ３８はバッテリー装置１０が改造されたものと判断し、不揮発性メモリ３４の純正セル情報Ｄ１を消去する（ステップＳ２０）。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

The reference voltage (B) can be set surely to an intermediate voltage with the signal voltage (A or C) by repeating read- out operation (HD1-HD4) of a direction, in which polarization inversion is conducted for the reference memory cell (DMC1) plural times.例文帳に追加

リファレンスメモリセルＤＭＣ１に対して分極反転を伴う方向の読み出し動作（ＨＤ１〜ＨＤ４）を複数回繰り返すことで、リファレンス電圧（Ｂ）は確実に信号電圧（ＡまたはＣ）の中間電圧にできる。 - 特許庁