「multi unit processor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The multi-processor system is provided with a plurality of sub-processing units and a main processing unit that can access a shared memory.例文帳に追加

マルチプロセッサシステムは、共有メモリにアクセス可能な複数のサブ処理ユニットと主処理ユニットとを備える。 - 特許庁

The processing unit of an intermediate hierarchy in a hierarchical shared bus multi-processor system is provided with a processor having a programmable ability being equal to that of a normal processor, an instruction memory and a data memory.例文帳に追加

階層型共有バスマルチプロセッサシステムの中間階層の処理ユニットは、通常のプロセッサと同等のプログラマブル能力を持つプロセッサと、命令メモリと、データメモリを備えている。 - 特許庁

In this multi-core processor for a build-in system in which a debug control unit is incorporated, JTAG ICE debug functions, that is, program stop/resumption, register dump, memory dump and trace or the like are realized by using one multi-core processor.例文帳に追加

デバッグコントロールユニットを内蔵した組み込みシステム向けマルチコアプロセッサにおけるＪＴＡＧ ＩＣＥデバッグ機能、すなわち、プログラム停止・再開、レジスタダンプ、メモリダンプ、トレースなどを、１つのマルチコアプロセッサを使って実現させる。 - 特許庁

If the unit 14 is a multi-processor, the descriptor in use is prevented from being cache-replaced in multiplex access.例文帳に追加

ネットワーク・プロセッサ・ユニット１４がマルチ・プロセッサでの場合には、多重アクセスにおいて、使用中のディスクリプタがキャッシュ・リプレイスされないようにする。 - 特許庁

The digital camera 2 comprises a multi-focus lens 3, a conversion lens removably mounting mechanism 17, an image signal processor 25, an electronic zooming unit 27, and a ROM 35.例文帳に追加

デジタルカメラ２は、多焦点レンズ３、コンバーションレンズ挿脱機構１７、画像信号処理部２５、電子ズーム部２７、ＲＯＭ３５を備える。 - 特許庁

A multi-thread processor 10 is a processor for executing an operation by switching plural programs including at least a first program and a second program, and the processor 10 comprises a control unit for controlling an access to an external resource by plural programs, and a dispatch unit 12 for controlling a execution permission for the plural programs.例文帳に追加

マルチスレッドプロセッサ１０は、少なくとも第１及び第２のプログラムを含む複数のプログラムを切り替えて実行するプロセッサであって、複数のプログラムによる外部資源へのアクセスを制御するコントロールユニットと、複数のプログラムの実行権を制御するディスパッチユニット１２を備える。 - 特許庁

An MPU (Multi Processor Unit) 3 performs the ON control of an AC switch 4 and a DC switch 5, supplies DC output and AC output to a load, and starts a TIMER 6.例文帳に追加

ＭＰＵ３はＡＣスイッチ４，ＤＣスイッチ５をオン制御してＤＣ出力，ＡＣ出力を負荷に供給し、ＴＩＭＥＲ６をスタートさせる。 - 特許庁

To provide a method and a device for releasing a functional unit in a multi-thread very long instruction word(VLIW) processor.例文帳に追加

本発明は、マルチスレッド超長命令語（ＶＬＩＷ）プロセッサにおいて機能単位を解放するための方法および装置を提案することを目的とする。 - 特許庁

To provide a method and a device for allocating a functional unit in a multi-thread very long instruction word(VLIW) processor.例文帳に追加

本発明は、マルチスレッド超長命令語（ＶＬＩＷ）プロセッサにおいて機能単位を割り当てるための方法および装置を提案することを目的とする。 - 特許庁

The equalizing processor 6 corresponding to a multi-level modulation includes phase rotation parts 601-604, equalizing processing parts 611-614, and a soft decision value unit 620.例文帳に追加

多値変調対応等化処理装置６は、位相回転部６０１〜６０４と、等化処理部６１１〜６１４と、軟判定値決定部６２０とを備えている。 - 特許庁

In the multi-processor system, a task having parallelism is automatically extracted from an input program to be processed by a compiler, scheduling to operate a corresponding processor unit efficiently by arranging the task in accordance with the characteristic of each processor unit, and in addition, a code for optimizing an operation frequency and power supply voltage is generated by estimating the throughput of the processor unit.例文帳に追加

マルチプロセッサシステムにおいて、コンパイラにより処理対象となる入力プログラムから自動的に並列性を持つタスクを抽出し、各プロセッサユニットの特性に合わせて当該タスクを配置することで当該プロセッサユニットを効率よく動かすスケジューリングを行い、さらには当該プロセッサユニットの処理量を見積もることで動作周波数や電源電圧を最適化するコードを生成する。 - 特許庁

A 1st binary processing threshold value calculation section 23 in a binary processing section 15 of the image processor calculates a 1st binary processing threshold value of a unit area of a multi-value image on the basis of a feature quantity depending on a distribution of an incidence frequency of pixels of each luminance for each unit area of the multi-value image.例文帳に追加

画像処理装置の２値化部１５において、第１の２値化閾値算出部２３は、多値画像の単位領域毎に、各輝度値の画素の出現度数の分布に基づいた特徴量に基づき、該単位領域の第１の２値化閾値を算出する。 - 特許庁

This system includes a distributed multi-node computer system including central processor unit (CPU) nodes, input/output nodes and memory nodes that are mutually connected through an interconnect.例文帳に追加

インタコネクトを介して互いに接続されている複数の中央プロセッサユニット（ＣＰＵ）ノードと入力／出力（Ｉ／Ｏ）ノードとメモリノードとを含む分散マルチノードコンピュータシステムを含む。 - 特許庁

A receiving front end of the second communication unit generates a received signal sample group of the signal from the communication unit of the communication source, and a multi input multi output (MIMO) receiving processor receives multiple input and multiple output, that is, MIMO of the signal.例文帳に追加

第２の通信ユニットの受信フロントエンドは、通信源の通信ユニットからの信号の受信信号サンプル群を生成し、ＭＩＭＯ受信プロセッサが、このサンプル群と第１の通信ユニットからの量子化された信号サンプル群とを用いて、信号の多入力多出力つまりＭＩＭＯの受信を行う。 - 特許庁

An apparatus, mobile unit 34, includes a multi-link (ML) protocol processor 36 that aggregates the information signals from the modems 38, 40, and 42 into a point-to-point protocol (PPP) format for interface with conventional data-based systems, such as the Internet.例文帳に追加

装置、すなわち移動体34にはマルチリンク（multi-link, ML）のプロトコルプロセッサ36が含まれていて、このプロトコルプロセッサ36は、情報信号をモデム38，40，42からポイント・ツウ・ポイントプロトコル（point-to-point protocol, PPP）のフォーマットへ集約して、インターネットのような従来のデータベースのシステムとインターフェイスさせる。 - 特許庁

The control circuit 20 includes a processor unit 21 that checks connection to a network, selectively combines the functions of the function executing unit 10 with functions unique to other digital multi-function machines present on the network, and controls cooperation of these functions.例文帳に追加

制御回路２０はネットワークへの接続を確認し、機能実行部１０の機能をネットワーク上に存在する他のデジタル複合機に特有な機能と選択的に組み合わせ、これら機能の連携を制御するプロセッサユニット２１を含む。 - 特許庁

A drawing processing unit 32 of the graphics processor 30 switches frame buffers 44 of multi-buffer constitution one after another to select a frame buffer 33 as a writing destination of drawing data, and writes the drawing data.例文帳に追加

グラフィックスプロセッサ３０の描画処理部３２は、マルチバッファで構成されるフレームバッファ４４を順次切り替えて描画データの書き込み先のフレームバッファ４４を選択し、描画データを書き込む。 - 特許庁

An information processor 10 is pressed onto an opposed surface of the drive unit 220, whereby a contact portion of a predetermined arrangement mode touches a button of a corresponding arrangement mode in the multi-touch display 12 to cause the information processor 10 to perform corresponding processing (content display processing, etc.).例文帳に追加

駆動装置２２０の対向面に情報処理装置１０を押し当てることにより、所定の配置態様の接触部がマルチタッチディスプレイ１２における対応する配置態様のボタンに接触し、対応する処理（コンテンツ表示処理等）を情報処理装置１０に実行させる。 - 特許庁

For instance, a processing circuit such as a floating point unit or a data cache operates at one of a high-power mode and a low-power mode based on the number of threads currently operated by the simultaneous multi-threading processor.例文帳に追加

例えば、フローティングポイントユニットまたはデータキャッシュのようなプロセッシング回路が同時多重スレッディングプロセッサによって現在動作しているスレッドの数に基づいて高電力モードまたは低電力モードの一つで動作する。 - 特許庁

The multi-thread processor includes an execution pipeline and a thread control unit controlling the execution pipeline to execute media processing related program code as a first thread and a system level program code as a second thread.例文帳に追加

このマルチスレッドプロセッサは、実行パイプラインと、この実行パイプラインを制御して、第１のスレッドとしてメディア処理に関係したプログラムコードを実行し、第２のスレッドとしてシステムレベルプログラムコードを実行するスレッド制御ユニットと、を含む。 - 特許庁

To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors.例文帳に追加

キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。 - 特許庁

For the ultrasonic probe 10, wiring 14 connecting each of N pieces of ultrasonic transducers 13 and a processor unit 11 is gathered by a group to be connected to the same multiplexer (MUX) 17 among n pieces of MUXs 17 provided in the processor unit 11 for selectively switching the ultrasonic transducer 13 to be driven from the N pieces of the ultrasonic transducers 13 and housed in a multi-core shield cable 15.例文帳に追加

超音波プローブ１０は、Ｎ個の超音波トランスデューサ１３の各々とプロセッサ装置１１を繋ぐ配線１４を、プロセッサ装置１１に設けられた、Ｎ個の超音波トランスデューサ１３の中から駆動させる超音波トランスデューサ１３を選択的に切り替えるｎ個のマルチプレクサ（ＭＵＸ）１７のうち、同一のＭＵＸ１７に繋がれるグループで纏めて多芯シールドケーブル１５に収容している。 - 特許庁

This apparatus is a multi-receiving-channel radar apparatus having a switching unit 106, a distributor 110, a discrete Fourier transformer 111, a phase corrector 112, and a beam-forming radar signal processor 113, which are synchronously controlled by a controller 114, and having (n) pieces of receiving antennas 105-1,105-2,..., 105-n.例文帳に追加

制御器１１４で同期制御された切替器１０６、分配器１１０、離散フーリエ変換器１１１、位相補正器１１２、及びビーム形成およびレーダ信号処理器１１３を有する、ｎ個の受信アンテナ１０５−１、１０５−２、…、１０５−ｎを有する多受信チャネルレーダ装置である。 - 特許庁

Support for a plurality of extension units and/or a plurality of execution pipes within each extension unit, multi-cycle execution latencies and different execution latencies between or within the extension units, extension instruction predicates, and for handling result save/restore on the processor core install and the interrupt is included.例文帳に追加

複数個の拡張ユニット及び／又は各拡張ユニット内の複数個の実行パイプ、マルチサイクル実行レイテンシー及び拡張ユニット間又はその中における異なる実行レイテンシー、拡張ユニット命令述語、及びプロセッサコアストール及びインタラプトに関する結果保存／回復を取扱うためのサポートが包含されている。 - 特許庁

A multi-thread processor provided with a plurality of hardware threads being a unit of hardware allocated for execution of one thread is provided with an interrupt management part 105, when one of the hardware threads further receives a second interrupt command while executing a process caused by interruption of a first interrupt command, for making other hardware thread execute a process to be executed by the second interrupt command.例文帳に追加

一つのスレッドの実行に割り当てられるハードウェアの単位であるハードウェアスレッドを複数備えるマルチスレッドプロセッサに対し、ハードウェアスレッドのうちの一のハードウェアスレッドが、第１の割込命令によって割込まれた処理を実行している間にさらに第２の割込み命令を受けたとき、第２の割込命令によって実行される処理を他のハードウェアスレッドに実行させる割込み管理部１０５を設ける。 - 特許庁