「npn semiconductor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To inhibit the degradation of the characteristics of a vertical type NPN transistor regarding a manufacturing method for a semiconductor device with a vertical type PNP transistor and the vertical type NPN transistor.例文帳に追加

本発明は、縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタとを備えた半導体装置の製造方法に関し、縦型ＮＰＮトランジスタの特性の劣化を抑制することを課題とする。 - 特許庁

To provide a method for preventing the collector resistance of a vertical NPN transistor from increasing, with respect to the manufacturing method of a semiconductor device that is equipped with a vertical PNP transistor and a vertical NPN transistor.例文帳に追加

縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタとを備えた半導体装置の製造方法に関し、縦型ＮＰＮトランジスタのコレクタ抵抗の増加を抑制する方法を提供する。 - 特許庁

A current from the outside through the - terminal flows to an npn semiconductor 7 thence flows to a pnp semiconductor 8 an npn semiconductor 3 before entering the electrode 5 (or 2) and flowing through the battery 1.例文帳に追加

外部から−端子を通じた電流はｎｐｎ半導体７に流れｎｐｎ半導体７からｐｎｐ半導体８へ流れｐｎｐ半導体８からｎｐｎ半導体３に流れてｎｐｎ半導体３から電極５（又は電極２）に入って電池１に流れる様にした回路である。 - 特許庁

This semiconductor device has the N+ additional embedded layer 45 of the NPN transistor 31, formed of phosphorus (P) having a rapid diffusion rate.例文帳に追加

この半導体装置では、ＮＰＮトランジスタ３１におけるＮ^+型付加埋め込み層４５は、拡散速度の速いリン（Ｐ）で形成される。 - 特許庁

To improve the degree of integration by preventing the diffusion of semiconductor impurities that occurs in a manufacturing process of a vertical NPN transistor.例文帳に追加

縦型ＮＰＮトランジスタの製造過程で生じる半導体不純物の拡散を抑制して、集積度を向上させる。 - 特許庁

Then, the extracted parasitic npn bipolar transistor 22 is incorporated into the ESD protection circuit of the semiconductor integrated circuit.例文帳に追加

続いて、抽出された寄生ＮＰＮ型バイポーラトランジスタ２２を半導体集積回路のＥＳＤ保護回路に組み込む。 - 特許庁

In this semiconductor device, the protection element 1 and an NPN transistor 11 share a part of their structures.例文帳に追加

本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。 - 特許庁

To provide the structure of a semiconductor control rectifier wherein an electro-static discharge protection circuit consists of PNP and NPN transistors.例文帳に追加

本発明の静電放電保護回路はＰＮＰ及びＮＰＮトランジスタより成った半導体制御整流器構造を提供する。 - 特許庁

The semiconductor device 30 is provided with the light receiving element unit A for converting light energy into electric energy, and an NPN transistor unit B.例文帳に追加

半導体装置３０は、光エネルギを電気エネルギに変換する受光素子部Ａと、ＮＰＮトランジスタ部Ｂとを備える。 - 特許庁

To provide a semiconductor device in which characteristics of a vertical PNP transistor and an NPN transistor, which are formed on the same substrate, are improved.例文帳に追加

同一基板上に形成された縦型ＰＮＰトランジスタとＮＰＮトランジスタの両方の特性向上が図られた半導体装置を提供する。 - 特許庁

To provide a semiconductor device in which an extremely high speed NPN heterojunction bipolar transistor and an extremely high speed PNP heterojunction bipolar transistor having a capacity equal to the NPN transistor are formed on a common wafer, and to provide a manufacture method of the device.例文帳に追加

超高速のＮＰＮヘテロ接合バイポーラトランジスタと、これと同等の性能を有する超高速ＰＮＰヘテロ接合バイポーラトランジスタとを共通の基板に形成した半導体装置およびその製造方法を提供する。 - 特許庁

In an optical detection semiconductor device including a photodiode section 1 and an NPN transistor section 2 both integrated into a unit, a first light absorption layer 26 is provided between the photodiode section 1 and the NPN transistor section 2 formed on a silicon substrate 11.例文帳に追加

フォトダイオード部１とＮＰＮトランジスタ部２を一体化した受光半導体装置において、シリコン基板１１に形成されたフォトダイオード部１とＮＰＮトランジスタ部２との間に、第１光吸収層２６を設ける。 - 特許庁

The transistor active regions of NPN transistors 10, 12 and semiconductor devices constituting other signal processing circuits are integrated in the same high-tension floating block 19, by adopting a band gap circuit using the NPN transistors 10, 12 to the collectors, of which the power supply is each connected.例文帳に追加

コレクタに電源電圧が接続されるＮＰＮトランジスタ１０，１２を用いたバンドギャップ回路を採用して、ＮＰＮトランジスタ１０，１２のトランジスタ活性領域と、その他の信号処理回路を構成する半導体素子とを、同じ高電圧フローティングブロック１９内に集積化する。 - 特許庁

Further, the semiconductor device has a NPN transistor 101 formed on the P type substrate 3, an N+ type buried region 4 provided right below the NPN transistor 101 and buried in the P type substrate 3, and a P+ type buried region 2 provided in the N+ type buried region 4.例文帳に追加

Ｐ型基板３上に形成されたＮＰＮトランジスタ１０１と、ＮＰＮトランジスタ１０１の直下に設けられるＰ型基板３に埋め込まれたＮ＋型埋込領域４と、Ｎ＋型埋込領域４の内部に設けられたＰ＋型埋込領域２とを備える。 - 特許庁

The semiconductor device includes a CMOS 20 and an npn bipolar transistor 30 on the same semiconductor substrate (N-sub) 11 composed of an n-type silicon.例文帳に追加

当該半導体装置は、大きくは、ＣＭＯＳ２０とＮＰＮ型バイポーラトランジスタ３０とをＮ型のシリコンからなる同一の半導体基板（Ｎ−ｓｕｂ）１１に備えている。 - 特許庁

To provide a semiconductor device which can easily obtain a structure holding reliability of an npn-type bipolar transistor mounted on a surface of a semiconductor substrate having a diffusion layer as an element isolation layer; and to provide its manufacturing method.例文帳に追加

素子分離層として拡散層を有する半導体基板の表面に搭載されるＮＰＮ型バイポーラトランジスタの信頼性を確保する構造を容易に得ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

The semiconductor laser drive circuit 1 includes a semiconductor light emitting device 11, a transistor 14 serving as an N-type MOSFET, and a transistor 15 serving as an NPN-type bipolar transistor.例文帳に追加

半導体レーザ駆動回路１は、半導体発光素子１１と、Ｎ型ＭＯＳＦＥＴであるトランジスタ１４と、ＮＰＮ型バイポーラトランジスタであるトランジスタ１５とを備える。 - 特許庁

To provide a semiconductor device wherein a bipolar linear element such as npn transistor and an IIL (Integrated Injection Logic) element are formed on one and the same semiconductor substrate, and which has a high breakdown voltage with the IIL element having an excellent operating property.例文帳に追加

ＮＰＮトランジスタ等のバイポーラリニア素子とＩＩＬ素子とを同一の半導体基板上に備えた半導体装置であって、高耐圧であるとともに、動作特性の優れたＩＩＬ素子を有するものを提供すること。 - 特許庁

To prevent noise generated from an N-channel MOS transistor from transmitting via a substrate to an NPN transistor formed in an adjacent island region to the N-channel MOS transistor, in a semiconductor integrated circuit device where the NPN transistor and a C-MOS transistor are formed monolithically and integrally with each other.例文帳に追加

ＮＰＮトランジスタとＣ—ＭＯＳトランジスタとが一体化してモノリシックに形成された半導体集積回路装置において、ＮチャンネルＭＯＳトランジスタから発生するノイズが、基板を介して隣接する島領域に形成されるＮＰＮトランジスタに伝わることを防止することを目的とする。 - 特許庁

The structure and method for manufacturing the NPN heterojunction bipolar transistor (100) include a semiconductor substrate (11), having a first region (82) containing dopants (86) for forming the base region of a transistor.例文帳に追加

ＮＰＮヘテロ接合バイポーラトランジスタ（１００）を作成する構造および方法は、トランジスタのベース領域を形成するためにドーパント（８６）を包含する第１領域（８２）を有する半導体基板（１１）を含む。 - 特許庁

To provide a semiconductor integrated circuit device and a production method therefor for improving the voltage resistance of transistors in the dielectric separated complementary bipolar transistor of an NPN transistor and a longitudinal PNP transistor.例文帳に追加

ＮＰＮトランジスタと縦型ＰＮＰトランジスタの誘電体分離型の相補型バイポーラトランジスタにおいて、トランジスタの高耐圧化を実現するための半導体集積回路装置およびその製造方法を提供する。 - 特許庁

To realize increase in the performance of a semiconductor integrated circuit device having an n-channel MISFET, a p-channel MISFET, an npn bipolar transistor and a pnp bipolar transistor.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ、ｎｐｎバイポーラ・トランジスタおよびｐｎｐバイポーラ・トランジスタを有する半導体集積回路装置の高性能化を実現する。 - 特許庁

An npn bipolar transistor consists of a first semiconductor layer group sharing constituted of the n-type emitter layer 12, the p-type base layer 13, the active layer 14, and the n-type base layer 15.例文帳に追加

ｎ型エミッタ層１２、ｐ型ベース層１３、活性層１４、及びｎ型ベース層１５からなる第１の半導体層群区分からｎｐｎ型のバイポーラトランジスタを構成する。 - 特許庁

To provide a production method for semiconductor integrated circuit device for improving the breakdown voltage of transistors in the dielectric separated complementary bipolar transistor of an NPN transistor and a longitudinal PNP transistor.例文帳に追加

ＮＰＮトランジスタと縦型ＰＮＰトランジスタの誘電体分離型の相補型バイポーラトランジスタにおいて、トランジスタの高耐圧化を実現するための半導体集積回路装置の製造方法を提供する。 - 特許庁

In such a semiconductor device, propagation of noise between the first and second element formation areas 20, 30 can be suppressed by a depletion layer configured between the PNP junction or the NPN junction.例文帳に追加

このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 - 特許庁

To improve reliability of hot carrier through prohibiting a parasitic NPN transistor from turning on without increasing an on-resistance so that a stable operation of a semiconductor device may be ensured.例文帳に追加

オン抵抗を増大させず、寄生ＮＰＮトランジスタをオンさせることなく、ホットキャリアに対する信頼性も向上させて半導体装置の安定動作を確保する。 - 特許庁

A semiconductor device 1000 comprises an element separation region 14 formed on an SOI substrate 10, an n-type field effect transistor 100, and an npn-type bipolar transistor 200.例文帳に追加

半導体装置１０００は、ＳＯＩ基板１０の上に形成された、素子分離領域１４と、ｎ型の電界効果型トランジスタ１００と、ｎｐｎ型のバイポーラトランジスタ２００とを有する。 - 特許庁

In this NPN-type bipolar transistor equipped with an operation region, a collector contact part (10), a base contact part (11) and an emitter contact part (12) are disposed on the surface of an epitaxial layer (2) formed on a semiconductor substrate (1).例文帳に追加

動作領域を備えたＮＰＮ型のバイポーラトランジスタにおいて、半導体基板（１）上に形成したエピタキシャル層（２）の表面に、コレクタコンタクト部（１０）、ベースコンタクト部（１１）、エミッタコンタクト部（１２）を設ける。 - 特許庁

To provide a semiconductor device where a high breakdown voltage IGBT which does not generate a leakage current by a parasitic NPN transistor is formed basically through a bipolar high breakdown voltage vertical PNP process.例文帳に追加

バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。 - 特許庁

The vertical npn transistor T0 has an n well 22 formed in the p-type semiconductor substrate 21, a p well 23 formed in the n well 22, and an n-type region 24 formed in the p well 23.例文帳に追加

縦型ＮＰＮトランジスタＴ０は、Ｐ型半導体基板２１に形成されたＮウェル２２と、Ｎウェル２２に形成されたＰウェル２３と、Ｐウェル２３に形成されたＮ型領域２４とを有している。 - 特許庁

The current-voltage conversion circuit includes a current input terminal 1, a reference voltage input terminal 2, a voltage output terminal 3, and an operational amplifier 4 and an NPN-type transistor 5 which are formed on a P-type semiconductor substrate.例文帳に追加

電流入力端子１と、基準電圧入力端子２と、電圧出力端子３と、Ｐ型半導体基板上に形成された演算増幅器４およびＮＰＮ型トランジスタ５とを備える。 - 特許庁

In the ESD protection semiconductor device, a protection thyristor 10 interposed between its I/O terminal and its GND terminal, and a protection thyristor 20 interposed between its power-supply terminal and its GND terminal, have a first NPN transistor 21 in common.例文帳に追加

Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０と電源端子−ＧＮＤ端子間保護サイリスタ２０とにおいて、第１のＮＰＮトランジスタ２１を共有する。 - 特許庁

At the same time as the formation of the emitter electrode 20 of an NPN bipolar transistor, a polysilicon layer 12 of a vertical PNP bipolar transistor is etched up to the surface of a semiconductor substrate 1 through an opening 17.例文帳に追加

ＮＰＮ型バイポーラトランジスタのエミッタ電極２０形成と同時に、開口部１７を介して縦型ＰＮＰ型バイポーラトランジスタの多結晶シリコン層１２を半導体基板１の表面までエッチングする。 - 特許庁

Also, NPN power transistors with uniform characteristics and PNP power transistors with uniform characteristics are taken out of the same semiconductor wafer, thus aligning channel characteristics.例文帳に追加

また、同一半導体ウエハーから特性の揃ったＮＰＮパワートランジスタ、特性の揃ったＰＮＰパワートランジスタを取り出すことでチャンネル特性が揃う。 - 特許庁

The semiconductor device 1000 comprises an isolation region 14, an n-type field effect transistor 100, and an npn-type bipolar transistor 200 fabricated on an SOI substrate 10.例文帳に追加

半導体装置１０００は、ＳＯＩ基板１０の上に形成された、素子分離領域１４と、ｎ型の電界効果型トランジスタ１００と、ｎｐｎ型のバイポーラトランジスタ２００とを有する。 - 特許庁

This semiconductor integrated circuit 50 is provided with: a reference power source 1; a leakage current canceling circuit 2; an amplifier circuit 3; an NPN transistor NT1; a resistor R1; a resistor R2; an external terminal Pad1; and an external terminal Pad2.例文帳に追加

半導体集積回路５０には基準電源１、リーク電流キャンセル回路２、増幅回路３、ＮＰＮトランジスタＮＴ１、抵抗Ｒ１、抵抗Ｒ２、外部端子Ｐａｄ１、及び外部端子Ｐａｄ２が設けられる。 - 特許庁

To realize manufacturing a semiconductor device, in which a very high-speed NPN transistor and a high-speed PNP transistor are formed in the same chip, in a process which has remarkably reduced the number of processes than before.例文帳に追加

超高速のＮＰＮトランジスタと高速のＰＮＰトランジスタとが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造することを可能にする。 - 特許庁

One-dimensional simulation is performed to a junction structure including an npn structure or pnp structure having an impurity concentration equal to that of an n-type region and a p-type region in a semiconductor device to obtain one-dimensional simulation value for a depleted layer in the semiconductor device.例文帳に追加

半導体装置に含まれるｎ型領域およびｐ型領域と同一の不純物濃度を有するｎｐｎ構造若しくはｐｎｐ構造を含む接合構造に対して一次元シミュレーションを行って、半導体装置における空乏層についての一次元シミュレーション値を取得する。 - 特許庁

A charge pump type step-up circuit 201, incorporated in a semiconductor integrated circuit 200, has a vertical npn transistor T0 formed, as the initial charging element of a capacitor C2, in a p-type semiconductor substrate 21 and connected between the input terminal 1 and the output terminal 3.例文帳に追加

半導体集積回路２００に内蔵されるチャージポンプ型の昇圧回路２０１は、コンデンサＣ２の初期充電用素子として、Ｐ型半導体基板２１に形成され、入力端子１と出力端子３間に接続された縦型ＮＰＮトランジスタＴ０を有している。 - 特許庁

This circuit receives a current coming out from an electrode 2 (or electrode 6) of a battery 1 by an npn semiconductor 3, rectifies the current to pass through a conductor 5, allows a current passing through a pnp semiconductor 4 to flow in the electrode 6 (or electrode 2), and returns the current to the battery 1, and houses an to be built-in the equipment houses this circuit.例文帳に追加

電池１の電極２（又は電極６）から出た電流をｎｐｎ半導体３が受け取り、整流された電流が導線５を通り、ｐｎｐ半導体４を通った電流は電極６（又は電極２）に流れて電池１に戻る回路を機器に内蔵する。 - 特許庁

To provide a semiconductor device having a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor formed on the same semiconductor substrate in which a high reliability npn transistor having a low leak current with no variation is fabricated, and to provide its fabricating process.例文帳に追加

同一半導体基板に低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタが形成された半導体装置において、リーク電流が小さい、リーク電流の変動がない高信頼性のｎｐｎトランジスタを有する半導体装置およびその製造方法を提供すること。 - 特許庁

An NPN-type transistor formed on a semiconductor substrate, a resistor which is connected to the source region of the transistor via a conductive plug and bit data "0" or "1" is written in, and a conductive plate contacting with the resistor are provided.例文帳に追加

半導体基板に形成されたＮＰＮ型トランジスタ、前記トランジスタのソース領域と導電性プラグを介して連結されてビットデータ「０」または「１」が書き込まれる抵抗体及び前記抵抗体と接触した導電性プレートを備えるメモリ素子。 - 特許庁

A multi-collector type npn transistor Tr1 included in the IIL element comprises an n-type emitter layer Tr1E, p-type base layer Tr1B, and n-type collector layer Tr1C which are formed vertically in this order from the rear face to the front face side of a semiconductor substrate 101.例文帳に追加

ＩＩＬ素子に含まれたマルチコレクタ型ＮＰＮトランジスタＴｒ１は、半導体基板１０１の裏面側から表面側へ向かう縦方向に順にＮ型エミッタ層Ｔｒ１Ｅ、Ｐ型ベース層Ｔｒ１Ｂ、Ｎ型コレクタ層Ｔｒ１Ｃを備える。 - 特許庁

An n-channel MISFET (Mn), a p-channel MISFET (Mp), an npn bipolar transistor (Bn) and a pnp bipolar transistor (Bp) are respectively formed on semiconductor insular regions, being electrically separated from each other by the grooves 11 and the layer 3.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴ（Ｍｎ）、ｐチャネル型ＭＩＳＦＥＴ（Ｍｐ）、ｎｐｎ型バイポーラ・トランジスタ（Ｂｎ）およびｐｎｐ型バイポーラ・トランジスタ（Ｂｐ）のそれぞれは、上記Ｕ溝１１と酸化シリコン層３とによって互いに電気的に分離された半導体島領域に形成されている。 - 特許庁

The npn bipolar transistor 30 is formed on the surface of the semiconductor substrate 11, and among its base area (P-wel 14b), the p-type diffusion layer 16b is formed on a joint to join with a collector area in such manner that the impurity concentration of the above area is locally elevated.例文帳に追加

こうした半導体基板１１の表面に、上記ＮＰＮ型バイポーラトランジスタ３０を形成し、そのベース領域（Ｐウェル１４ｂ）のうち、コレクタ領域と接合する接合部に同領域の不純物濃度を局所的に高く設定するかたちでＰ型拡散層１６ｂを形成する。 - 特許庁