「parallel buffer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A plural line buffer type memory LSI with parallel collating function having it in a plural line buffer part in a plural line buffer type memory LSI is realized.例文帳に追加

複数ラインバッファ型メモリＬＳＩにおける複数ラインバッファ部に並列照合機能を持たせた並列照合機能付き複数ラインバッファ型メモリLSIを実現する。 - 特許庁

SERIAL-PARALLEL DATA CONVERSION FOR FACILITATING COMMON USE OF SINGLE BUFFER AMONG MANY CHANNELS例文帳に追加

単一バッファの多チャネル間での共用を容易にするためのシリアル・パラレル・データ変換 - 特許庁

The buffer member 15 is provided with a cylindrical part 13 parallel with the receiving member 11.例文帳に追加

緩衝部材１５には上記受部材１１と平行に円筒部１３が設けられている。 - 特許庁

In the serial/parallel conversion part 21, the bit data transmitted from the exclusive control part 20 are transformed into parallel data to stores to the buffer memory 22.例文帳に追加

シリアル／パラレル変換部２１では、排他制御部２０から伝達されたビットデータをパラレルデータに変換し、バッファメモリ２２に記憶する。 - 特許庁

A packet processing section comprises a buffer memory consisting of a plurality (n) of SDRAMs accessible in parallel, a serial/parallel converter receiving input packets in series and delivering them in parallel, and a parallel/serial converter for storing a plurality of parallel signals read out from the buffer memory and generating an output packet.例文帳に追加

パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，入力パケットが直列に入力して並列に出力する直並列変換器と，バッファメモリから読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設ける。 - 特許庁

(n) bits parallel data is delivered and received between the data buffer and the normal data section of the cell array, and (m) bits parallel data (m<n) is delivered and received between the data buffer and an external input/output terminal.例文帳に追加

データバッファとセルアレイのノーマルデータ部との間はｎビット並列データの授受が行われ、データバッファと外部入出力端子の間はｍビット並列データ（但し、ｍ＜ｎ）の授受が行われる。 - 特許庁

The controller 10 executes the read processing 12 and the transfer processing 13 in parallel while alternately using the first buffer 21 and the second buffer 22 in this order.例文帳に追加

コントローラ１０は、第１バッファ２１，第２バッファ２２の順番で交互に使用しながら、読込み処理１２と転送処理１３を並列実行する。 - 特許庁

When two series of buffer 11, 12 are used alternately such that the buffer 11 is used for odd number bands and the buffer 12 is used for even number bands, decompression and rotation can be carried out in parallel by using the other buffer if one buffer is under use during hardware decomposition, for example.例文帳に追加

奇数番バンドはバッファ11を、偶数番バンドはバッファ12をというように、２系列のバッファ11、12を交互に使用することで、一方のバッファが、ハードウェア伸長中などの理由で使用中であっても、他方のバッファを使用して、伸長・回転処理を並行動作できるようにしてある。 - 特許庁

To stabilize the signal outputted from an I/O buffer in parallel drive configuration, for improved reliability.例文帳に追加

並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。 - 特許庁

A series-parallel battery system with buffer resistors is coupled to each junction of batteries or battery cells.例文帳に追加

バッファレジスタを備える直列−並列バッテリ・システムがバッテリ又はバッテリセルの各接合に結合される。 - 特許庁

When a buffer 40 is pinched and fitted between the parallel plate body-shaped sections, vibration isolation and soundproof effects are displayed.例文帳に追加

上記平行板体状部間に緩衝装置を挟装すれば、防振・防音効果が発揮される。 - 特許庁

A serial/parallel conversion means 8 outputs a data transfer request only when a local buffer 6 is transferring data to a buffer memory 5 or the buffer 6 gives no transfer request to the memory 5.例文帳に追加

直並列変換手段８は、局所バッファ６がバッファメモリ５とデータ転送を実行している時、あるいはバッファメモリ５に転送要求を出していない時のみデータ転送要求を出すようにする。 - 特許庁

An n^+ buffer layer 11 with a impurity concentration higher than that of the parallel pn layers 20 is provided between an n^++ drain layer 12 and the parallel pn layers 20, 23.例文帳に追加

ｎ^＋＋ドレイン層１２と並列ｐｎ層２０、２３との間に、並列ｐｎ層２０より高不純物濃度のｎ^＋ バッファ層１１を設ける。 - 特許庁

To provide a serial/parallel conversion circuit, a data transfer controller, or the like, which combines serial/parallel conversion function with a buffer function to smooth out clock frequency differences.例文帳に追加

シリアル／パラレル変換機能とクロック周波数差を吸収するバッファ機能を併せ持つシリアル／パラレル変換回路、データ転送制御装置等の提供。 - 特許庁

The output buffer 6 receives parallel digital data converted by the A/D converter, converts the parallel data into serial data and gives the data to the computer 4.例文帳に追加

出力バッファ６は、変換器３で変換されたビットパラレルのデジタル出力を入力し、シリアルデータに変換して計算機４に出力する。 - 特許庁

In buffer information initialization processing 110, a buffer 20 is initialized first and five frames are simultaneously encoded by parallel encoding processing 120 by a parallel encoding processing circuit to output ES (Elementary Stream) data.例文帳に追加

バッファ情報初期化処理１１０において、バッファ２０が初期化された後、並列符号化処理回路による並列エンコード処理１２０により、同時に５つのフレームの符号化処理が行われ、ＥＳデータを出力する。 - 特許庁

To provide an image decoder and its method by which image data are decoded in parallel without having the capacity of an input buffer memory increase.例文帳に追加

入力バッファメモリを増加させずに並列復号する画像復号化装置及び方法を提供する。 - 特許庁

To draw other data in a recording buffer having data being processed for recording, parallel therewith.例文帳に追加

記録処理中のデータが存在する記録バッファ内に、その記録と並行して別のデータを描画可能とする。 - 特許庁

A ring buffer is provided when the two processes are executed in parallel and when a data is communicated between the processes.例文帳に追加

２つのプロセスが並列に実行され、これらのプロセス間でデータの通信を行う場合、リングバッファを設ける。 - 特許庁

A code buffer write part 72 reads code data from the temporary buffer group 50 and writes, to a memory 20, code data corresponding to a plurality of data blocks from a write start position calculated by the code buffer write part 72 in parallel.例文帳に追加

符号バッファ書込部７２はテンポラリバッファ群５０から符号データを読み出し、符号バッファ書込部７２で計算した書込開始位置から複数のデータブロックに対応する符号データを並列してメモリ２０へ書き込む。 - 特許庁

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

The light emitting patterns (bit pattern data) of the respective LEDs 13 stored in the buffer 1a2 are transferred to an output buffer 1a3 one bit by one bit in parallel as shown in Fig.例文帳に追加

バッファ１ａ２に格納された各ＬＥＤ１３の発光パターン（ビットパターンデータ）は、同図に示すように１ビットずつ、並列に出力バッファ１ａ３に転送される。 - 特許庁

The data written in the cell buffer are read in prescribed timing and fed to the buffer input output section 32 and a 16/8 parallel conversion section 36 reduces the bit width to a half.例文帳に追加

セルバッファに書き込まれたデータは、所定のタイミングで読み出されてバッファ入出力部に送られ、１６／８パラレル変換部３６においてビット幅が１／２倍される。 - 特許庁

The output buffer circuit includes alternately in parallel the pre-buffer circuit 150 and a replica buffer circuit 160 simulating it, and temporarily increases the input bias current of output stage transistors QN12, QP22 of the output buffer circuit 110 on the basis of the output current of the replica buffer circuit 160 in the transient period of a new input and output signal when the signal SGO is changed.例文帳に追加

プリバッファ回路150とこれを模擬したレプリカバッファ回路160とを互いに並列に備え、信号SGOが変化する際の入出力新信号の過渡期間において、レプリカバッファ回路160の出力電流に基づいて出力バッファ回路110の出力段トランジスタQN12、QP22の入力バイアス電流を一時的に増強する。 - 特許庁

the plural line buffer type memory LSI with collating function is mainly constituted of a large capacity memory section 11 and a plural line buffer sections 12 with parallel collating function, and performs parallel collating operation for data pre-fetched to the plural line buffer section with parallel collating function from a memory section by receiving a collating command through an external input terminals.例文帳に追加

照合機能付き複数ラインバッファ型メモリＬＳＩ１は、主に大容量のメモリ部１１と並列照合機能付き複数ラインバッファ部１２から構成されて、外部入力端子を介して照合コマンドを受けることによりメモリ部から並列照合機能付き複数ラインバッファ部にプリフェッチされたデータに対して並列照合動作を行う。 - 特許庁

Each sector provides data in parallel to a shared two-dimensional page buffer with an integrated self-column decoding circuit.例文帳に追加

各セクタは、一体化された自己列復号回路を有する共用の二次元ページバッファにデータを並列に供給する。 - 特許庁

The generation of the encoding information and the entropy encoding processing via a buffer are processed in parallel to attain high speed processing.例文帳に追加

バッファを介して符号化情報の生成・エントロピー符号化処理を並列化することにより、処理を高速化できる。 - 特許庁

A buffer circuit which is used in the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width and a plurality of such buffer circuits are connected in parallel with each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

A reduction processing circuit 22 transfers generated reduced image data 32a to a buffer memory 27 in parallel with transfer of source image data 31 to the buffer memory 27 by a detection processing circuit 21.例文帳に追加

縮小処理回路２２は、検波処理回路２１による原画像データ３１のバッファメモリ２７への転送に並行して、生成した縮小画像データ３２ａをバッファメモリ２７へ転送する。 - 特許庁

A buffer circuit to be used for the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width, and a plurality of such buffer circuits are connected in parallel to each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

The access speed can be accelerated by performing in parallel data transfer of the nonvolatile memory section and the buffer section in the interleave operation and data transfer of the buffer section and the outside.例文帳に追加

前記インタリーブ動作における不揮発性メモリ部とバッファ部のデータ転送と、バッファ部と外部とのデータ転送が並列化されることによりアクセス速度の高速化を実現することができる。 - 特許庁

The recording system records a recording buffer and content data in the recording buffer using a control part in each of a plurality of recording media in parallel which include a first and second recording media.例文帳に追加

記録システムは、記録バッファと、記録バッファ内のコンテンツデータを、制御部を用いて第１および第２の記録メディアを含む複数の記録メディアの各々に並列的に記録する。 - 特許庁

To enable a parallel processing at high speed by preventing access collision while suppressing an increase in storage capacity for a buffer memory.例文帳に追加

バッファ記憶のための記憶容量の増加を抑えつつ、アクセスの衝突を回避して高速の並列処理を可能にする。 - 特許庁

These distributed constant type resistors R_1 and R_2 are connected in parallel, and its one end is connected to the input end of a buffer circuit.例文帳に追加

これらの分布定数型抵抗Ｒ１，Ｒ２を並列接続し、その一端をバッファ回路の入力端に接続する。 - 特許庁

The parallel data are alternately inputted to input buffer registers 1013, 1014 through a switching circuit 1012.例文帳に追加

このパラレルデータは、サンプリング周期毎にスイッチ回路１０１２を介して入力バッファレジスタ１０１３，１０１４に交互に取り込まれる。 - 特許庁

To enable encode processing to be executed in parallel by using a general encoder so as not to destroy a virtual decoder buffer.例文帳に追加

一般の符号化器を用いて仮想デコーダバッファを破綻させないように並列に符号化処理を行うことができるようにする。 - 特許庁

The addition of the error correcting information and the decode of encoding using the interleaving method are executed in parallel, and the data having smaller redundancy outputted in parallel are lined up on a buffer memory 11.例文帳に追加

エラー訂正情報の付加及び、インターリーブ手法を用いた符号化の復号を並列に行い、並列に出力された冗長度の少ないデータをバッファメモリ上で整列させる。 - 特許庁

In a carriage 22, a first buffer tank of small capacity 26 and a second buffer tank of large capacity 28, connecting the ink container 52a of the ink cartridge 50 and the printing head 24 are arranged in parallel.例文帳に追加

キャリッジ２２に、インクカートリッジ５０のインク容器５２ａと印刷ヘッド２４との間を接続する小容量の第１のバッファータンク２６と大容量の第２のバッファータンク２８とを並列に配置する。 - 特許庁

To an identifier storage part 40, the line of an interface 31a, a reception buffer 42a and a comparator 43a and the line of an interface 31b, a reception buffer 42b and a comparator 43b are connected in parallel.例文帳に追加

識別子記憶部４０に対しては、インターフェース３１ａ、受信バッファ４２ａ、コンパレータ４３ａのラインと、インターフェース３１ｂ、受信バッファ４２ｂ、コンパレータ４３ｂのラインとが並列に接続される。 - 特許庁

A common-mode buffer BUF and an inverter series circuit consisting of series connection of two inverters INV1, INV2 are connected in parallel between an input terminal and an output terminal of the buffer circuit.例文帳に追加

バッファ回路は、入力端子と出力端子との間に、同相バッファＢＵＦと、２つのインバータＩＮＶ１、ＩＮＶ２とが直列接続されたインバータ直列回路とが並列に接続されている。 - 特許庁

The engaging groove 11, the engaging projection strip 12, and the buffer projections 13 extend in parallel in the extending direction of a roll bar pad 1.例文帳に追加

これら係合溝１１、係合突条１２及び緩衝突起１３は、ロールバーパッド１の延長方向へ互いに平行に延びている。 - 特許庁

An input buffer 201 divides inputted encoded data into those of odd numbers and those of even numbers, for outputting them in parallel.例文帳に追加

入力バッファ２０１は、入力される符号化データを偶数番目のものと奇数番目のものとを分割して、並列に出力する。 - 特許庁

A plurality of shader pipes 22 in the shader 20 performs pixel drawing arithmetic processing in parallel and writes a processing result in a frame buffer 50.例文帳に追加

シェーダ２０内の複数のシェーダパイプ２２は、ピクセルの描画演算処理を並列に実行し、処理結果をフレームバッファ５０に書き込む。 - 特許庁

Based on the data section position, the data having the short bit width are extracted from the converted parallel data and written to a clock transferring buffer.例文帳に追加

変換したパラレルデータから前記データ区切り位置を基準に前記短いビット幅のデータを取り出し、クロック乗換えバッファへ書き込む。 - 特許庁

The ATM system has a header conversion section 20, an operation and maintenance OAM function section 21, a user parameter control UPC function section 22 and a cell buffer section 23 laid out in parallel.例文帳に追加

ＡＴＭ装置は、ヘッダ変換部２０とＯＡＭ機能部２１とＵＰＣ機能部２２とセルバッファ部２３とを並列に配置する。 - 特許庁